8 七水_SevenFormer

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忧伤似水,散落天涯 情不知所起,一往而深 人的一生中,至少该有那么一次,会为了某一个人而忘了自己,不求结果,不求同行,不求曾经拥有,甚至不求她爱我,只求在我最好的年华里遇到那个人

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以太网流量控制——PAUSE帧

http://www.tuicool.com/articles/Bzu2uuf今天在测试DPDK性能的时候,发现发包工具的发包速率无法提升上去,千兆网卡设置速率70Wqps,只能发出1W的速率。抓包发现有大量的PAUSE流控帧。一、PAUSE帧介绍PAUSE帧是以太网在全双工模式下,MAC控制子层发出的流量控制帧。IEEE802.3协议为MAC控制子层

2016-05-21 00:29:00

以太网之物理层

这一节来学习一下以太网的物理层,IEEE802.3标准就给出了以太网的物理层结构,如下图所示红色框内所标注的。   我们可以看到物理大致可以分为:GMII介质无关接口、PCS物理编码子层,PMA物理介质连接层,PMD物理介质相关层、MDI接口、MEDIUM物理介质。  我们从下往上看,首先看物理介质层。      1、物理介质层   

2016-05-01 00:03:15

以太网数据格式与封装解封——以太网基础02

我们在上一文中介绍了以太网5层模型,这一节我想学习一下以太网数据封装与解封的知识,了解以太网数据是如何传输的。一、数据封装     当我们应用程序用TCP传输数据的时候,数据被送入协议栈中,然后逐个通过每一层,知道最后到物理层数据转换成比特流,送入网络。而再这个过程中,每一层都会对要发送的数据加一些首部信息。整个过程如下图。     如图可以看

2016-04-27 00:31:13

OSI七层模型与TCP/IP五层模型——以太网基础01

博主是搞是个FPGA的,一直没有真正的研究过以太网相关的技术,现在终于能静下心学习一下,希望自己能更深入的掌握这项最基本的通信接口技术。下面就开始搞了。一、OSI参考模型      今天我们先学习一下以太网最基本也是重要的知识——OSI参考模型。 1、OSI的来源      OSI(OpenSystemInterconnect),即开放式系统互联。一般都叫

2016-04-24 23:43:56

边沿检测方法-FPGA入门教程

本节实验主要讲解FPGA开发中边沿检测方法,我们在设计中会经常用到。这个地方大家一定要理解。1.1.1.原理介绍学习HDL语言设计与其他语言不一样,HDL语言设计需要考虑更多的信号的电气特性,时序特性。我们先看一下边沿检测的基本原理。如上图,为我们待检测信号,可以看出边沿的特性:边沿两侧信号的电平发生了变化。红色为上升沿,绿色为下降沿。上升沿之前电平为低,上升沿之后电平为高。下降沿

2016-04-21 22:06:05

如何用ModelsimSE仿真IP核-以PLL为例

我们之前介绍了如何使用ModelsimSE进行仿真和利用do文件的仿真方法,但是其中待仿真的模块是我们自己编写的Verilog模块,但是在实际工作中,我们的设计中会经常用到FPGA厂商给我们提供的现成模块—IP核,这些模块我们看到不到源代码,只知道IP核的端口信息,当我们要仿真的时候,同样要向Modelsim提供这些IP核的信息,而FPGA厂商也会给我们提供相应的IP核的编译库文件,我们如果设计

2016-04-21 22:02:55

Quartus II 破解教程—FPGA入门教程

这一节主要说明如何破解QuartusII13.1。首先找到我们提供的破解工具,这里我们的电脑是64位的,所以使用64位破解器。如下图。第一步:将破解工具拷贝到安装目录下“D:\altera\13.1\quartus\bin64”,然后打开破解工具,弹出如下对话框,点击“应用”。第二步:选择生成license文件的存放路径,这里我们存到安装路径根目录下:“D:\altera”,保

2016-04-21 21:50:56

Quartus II 安装教程—FPGA入门教程

QuartusII 工具安装一般分为两个部分,首先是开发工具本身的安装,其次就是器件库的安装,我们可以根据我们的需要选择相应的器件库来安装,这里我们使用CycloneIV的FPGA,即安装Cyclone器件库即可。第一步:打开我们的软件安装文件夹找到安装文件,双击打开,如下图。第二步:弹出如下对话框,点击Next下一步。第三步:弹出如下对话框,选择”Iacceptthe

2016-04-21 21:49:55

如何新建Quartus工程—FPGA入门教程

这一章我们来实现第一个FPGA工程—LED流水灯。我们将通过流水灯例程向大家介绍一次完整的FPGA开发流程,从新建工程,代码设计,综合实现,管脚约束,下载FPGA程序。掌握本章内容,大家就算正式的开始入门FPGA开发了。1.1.2.新建工程第一步:从开始菜单启动QuartusII13.1(64bit) ,如下图。第二步:菜单栏选择File—>NewProjectWizar

2016-04-17 23:27:19

搭建Modelsim SE仿真环境-使用do文件仿真

本章我们介绍仿真环境搭建是基于ModelsimSE的。Modelsim有很多版本,比如说Modelsim-Altera,但是笔者还是建议大家使用Modelsim-SE,Modelsim-Altera实际是针对Altera 的OEM版本,它事先将Altera的一些IP核仿真库添加到了工具中,但功能上有一些缩减。而Modelsim-SE需要自己手动添加这些仿真库,但是功能更全,而且工作中,工程师更倾

2016-04-17 23:25:16

modelsim仿真MCB DDR3 IP核时的报错

问题描述:ddr3_model_parameters_c3.vh这个文件总是编译不过去,有错误。错误提示: Error:(vlog-2902)ddr2_model_parameters_c3.vh(214):A`definewasfoundonthesamelineasaSystemVerilog`ifdef,`ifndef,`elsif,or

2016-04-17 22:17:48

xilinx时序约束

转自:http://blog.chinaunix.net/uid-15887868-id-4091631.html在进行FPGA的设计时,经常会需要在综合、实现的阶段添加约束,以便能够控制综合、实现过程,使设计满足我们需要的运行速度、引脚位置等要求。通常的做法是设计编写约束文件并导入到综合实现工具,在进行FPGA/CPLD的综合、实现过程中指导逻辑的映射和布局布线。下面主要总结一下Xili

2015-12-24 14:57:54

Vivado 中调用ultraedit UE

如上图 建议选择CustomEditor,后面路径为 "C:/ProgramFiles(x86)/IDMComputerSolutions/UltraEdit/uedit32.exe"[filename] 注意不要添加 -l[linenumber],之前添加了 -l[linenumber],一直无法打开。其次路径中不要包含空格

2015-11-28 00:23:15

ZYNQ 的三种GPIO :MIO EMIO AXI_GPIO 小节

学了zynq一段时间,一上来的时候就被zynq的GPIO唬住了,实在没搞清楚zynq的GPIO怎么回事,一会这样,一会那样,最后才慢慢发现zynq至少有3种GPIO可以调用。难怪我觉得每篇介绍GPIO的博客说的有一些不一样呢。我们先看有哪三种GPIO:MIO、EMIO、AXI_GPIO。其中MIO和EMIO是直接挂在PS上的GPIO。而AXI_GPIO是通过AXI总线挂在PS上的GPIO上。

2015-10-30 00:34:00

modelsim显示状态机名称的方法

如下使用virtualtype脚本命令virtualtype{{0x000001IDLE}{0x000002INIT_PRE}{0x000004INIT_PRE_NOP}{0x000008INIT_REF}{0x000010INIT_REF_NOP}{0x000020INIT_MRS}{0x000040INIT_MRS_NOP}{0x000080ID

2015-09-08 15:35:46

ISE综合不通过 但不报错

解决方法可以见官网链接:http://www.xilinx.com/support/answers/59851.html具体原因是因为证书检查的原因。下载相应补丁包,对应更替ISE目录下的文件。注意是更换相应文件夹下的文件,不是文件夹。更换后即可

2015-09-08 15:29:58

UE verilog always(*) 星花 被注释

删除verilog2001.uew中的BlockCommentOnAlt=(*BlockCommentOffAlt=*)后就可以正常使用always(*)了,要不然在us里这块代码显示被注释了

2015-05-27 22:56:32

Xilinx FPGA 学习笔记——原语 BUFIO 的理解

我一直没搞明白BUFIO是干嘛用的。官方解释有这么一段话,如下:(virtex的)“BUFIO是用来驱动I/O列内的专用时钟网络,这个专用的时钟网络独立于全局时钟资源,适合采集源同步数据。BUFIO只能由位于同一时钟区域的Clock-CapableI/O驱动。一个时钟区域有4个BURIO,其中的2个可以驱动相邻区域的I/O时钟网络。BUFIO不能驱动逻辑资源(CLB、BRAM等),因为I

2015-04-30 00:01:51

FPGA 时钟设计 1 —— 时钟资源总结

来源:http://guqian110.github.io/pages/2014/08/28/the_clock_design_fpga_1_summary_of_clock_resource.html关于一款芯片,最权威、最新的资料当然是厂家的官方文件。很多大牛都推荐直接阅读原厂的datasheet和userguide。根据我的体验,这确实是最好的途径。原因有两个

2015-04-29 23:18:40

Xilinx FPGA 学习笔记一-chipscope 无法观察信号 BUFG

今天开始试着使用chipscope,写了一个简单的流水灯的例程,开始综合布线的时候没有问题,但是加上chipscope以后,综合就总报错。第一种情况:用chipscope直接观察全局时钟信号,即BUFG信号-----X错误如下:ERROR:Place:1136-Thisdesigncontainsaglobalbufferinstance,  ,driving

2015-04-28 01:55:28

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