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RSS订阅原创 XILINX工程 BUFG不够用
【解决办法】将MMCM或PLL里的clk_out尽可能多的设置成BUFH，再次编译，然后根据提示，将时钟驱动路径不够长的时钟重新设置为BUFG，再编译即可。【根源】BUFG是全局时钟，效果最好，几乎没有什么限制；而BUFH的时钟驱动能力受限，不能驱动太远的逻辑；当BUFG不够用的时候，就用BUFH替代。【问题】工程里面时钟太多，资源利用高达31/32，导致编译提示时钟资源不够用。
2024-02-09 10:26:46
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原创 FPGA实现cameralink解码
步骤1，下载XAPP585，提供了全套源代码2，使用top5x2_7to1_sdr_rx.v文件3，去掉n_x_serdes_1_7_mmcm_idelay_sdr.v文件里面generate那部分，也就是去掉serdes_1_to_7_slave_idelay_sdr模块的调用，否则编译报错4，修改接口即可说明: 用select_io_wiz的IP核，发现解码数据有时候对不齐，需要用bitslip功能，尚无思路...
2021-11-13 15:34:18
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原创 Marvell 88E1111 百兆工程 （FPGA）
一、项目介绍背景： 使用FPGA管脚模拟MDIO接口，配置PHY为100M速率。问题：如果是强制PHY工作在100M全双工的情况下，将这个网口连接PC，PC端会自动识别成半双工。如果要保证通信速率，需要设置PC网口为100M full-duplex模式。如果通信对端是路由器，则路由器端口自动识别成半双工，影响通信效果。解决办法：将网口设置为自协商100M全双工，让对端去自动识别成100M全双工。二、软件设置这里需要配置的寄存器有：0x00,0x04,0x09测试过程 次数 \
2021-07-11 11:41:29
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转载 【xilinx DDR3 初探2】黑金A7101 DDR3代码解读
这里就没有形成文档，直接天马行空的敲一点关键内容吧。一，参考文档1.参考资料XILINX_DDR3_IP核使用教程，一共仿真，综合，测试，应用，最终篇 5个，https://download.csdn.net/download/walkmen1990/101800502.官方文档ug586_7Series_MIS3. 黑金A7101 开发板 DDR3 例程4.增加一点说明在chapter4...
2020-02-24 18:11:28
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转载 【xilinx DDR3 初探1】用户接口刷新问题
转载自EETOPhttp://bbs.eetop.cn/thread-875310-1-1.html【背景】一年多没有写FPGA代码了，最近开始搞DDR项目，想深入研究一下DDR IP核的三个刷新接口【平台】A7 + DDR3【结论】结果发现这三个接口刷新与否没有本质区别，不用主动刷新此接口；IP核自己刷新就行；【步骤】将黑金A7101的代码移植到另一块开发板上，在DDR读写结束的时...
2020-02-24 18:08:00
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原创 ZigBee初探
最近几天在帮同学做毕设，日程如下：5.27-5.31 完成了协调器接收路由器的信号信息，对协调器进行定位。6.01-6.02 写了定位算法，重心法；想移植到CC2530上面去，结果会有错误，经过测试，发现是芯片要用40s完成一次计算；6.03 完成了终端广播数据，路由器收到数据回传给终端；本以为接收到的数据就是发送方对接收方的RSSI，结果我错了。 参考：ht
2015-06-04 23:36:21
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原创 Verilog iic
收获：1.cstate状态机一旦作为其他过程块的输入，就会被综合掉。2.signaltap 中状态机会跑飞，网上有人说是clk时钟不稳定造成的。3.发现写的程序正确，数据可以用单片机读取；读的程序有问题。首先插入输出代码段，可以在led上面看到闪现，说明状态机还是对的，可以跑一遍；然后写了一个测试输入管脚的小程序，发现只有当上拉电阻4.只要modelsim仿真时序正确，功能就一定可
2015-01-13 18:50:42
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转载 Quartus II警告及原因
点击打开链接http://www.cnblogs.com/zhanghankui/archive/2013/01/10/2855250.html
2015-01-03 16:47:24
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《纠错编码原理及MATLAB实现》 刘爱莲主编，清华大学出版社（大部分源代码）
2015-04-20
IAR kegen PartA.exe
2012-05-20
空空如也
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