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Maybe跨时钟域?同步性太差?

写SPI的时候,想接收SDO传过来的数据。检测SCLK的上升沿,对SDO进行移位存储。//rdata always @ (posedge SCLK or negedge rst_n) begin  if(!rst_n) begin rdata <= 8'd0 ; end else begin if(swith[15] == 1'b1 && write...

2018-07-11 09:15:58

SPI

`timescale 1ns/1nsmodule spi_interface ( //clk&&rst_n input rst_n ,//spi_interface input SCLK , input CS , input SDI , output SDO ,//reg output [ 7:0] ...

2018-07-11 09:15:19
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