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原创 YepEda Allegro Skill学习版
YepStudyV2.0增加YepFree[canuse]菜单，该菜单下的所有功能，用户可以永久使用。同时YepFree程序增加快捷键L1L2L3...，L0LArs等部分层面快捷命令以及。YepStudyV2.0升级说明。目的为了实现YepStudy不仅可以学习软件的全部功能，还能使用软件的部分功能。格点设置命名g1g0.1...,等等g后面带格点数字的命令。下面是学习版，请下载安装学习和使用部分程序。...
2022-07-22 17:40:14
3532
原创 4.Design For Shapes\Wrap Via Copper
2、然后点击“Run”按钮，框选需要操作的过孔，可以批量选择过孔，程序会自动识别过孔的网络，只针对过孔数量最多的网络进行最小面积的铜皮包围操作。程序功能：实现对两个以上的同网络过孔，做最小面积的铜皮包围操作。过孔的尺寸可以是多种类型的。1、选择铜皮希望生成的Subclass层面。Class类型默认为“Etch”可以不做选择。
2024-02-23 17:45:34
373
原创 StartSymphonyMode
程序功能：启动Allegro实时多人协同设计模式，同时让yepeda allegro skill在该模式下可以正常进行使用。实现多人同时设计一个项目，缩短项目的开发周期。
2024-01-25 22:18:39
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原创 2.DesignForClines\7.ShortNetRouting
程序功能：实现自动识别板上的短线，并自动布线。为提高程序运行的速度，重新使用SKILL语言实现自动识别板上的短线，并自动过滤板上的已经铺铜皮的电源信号和差分信号的短线，当然已经走好的线路也会过滤。第二步，逐步增加短线距离比如300mil或7.5mm，完成后程序会高亮这些网络，设计工程师需要审核和查看自动布线是否满足设计要求，不满足的当下进行优化和微调。第一步，先完成短线距离为200mil或5mm的短线，完成后程序会高亮这些网络，设计工程师需要审核和查看自动布线是否满足设计要求，不满足的当下进行优化和微调。
2023-05-04 13:24:47
376
原创 1.Design For Setting\2.Step Package Mapping
绿色颜色显示表示3D模型已经识别到，黄色颜色显示表示这些器件可以不指定3D模型，这类器件通常为板框类、基标类器件。3、Name filter过滤框：方便查找包含某些特定字符的3D模型文件名称；4、3D模型文件列表：列出指定steppath目录下的所有3D模型文件；程序功能：快速自动识别和批量设置3D模型。1、Packages列表：列出板子上的所有的封装名称列表；2、Step Model按钮：需要指定的3D模型文件名称；6、Run 按钮：运行程序批量设置3D模型；5、< 按钮：给某个封装制定某个3D模型；
2023-03-23 22:24:32
244
原创 6.DesignForPlacement\3.AutoPlacementAll
8、Display all component选项：显示所有的器件，否则只显示能够识别到电阻、电容、测试点的器件；6、Resistance and tp列表：列出识别到的和选定器件相关的电阻和测试点；2、HdlPlace按钮：调用HDL原理图摆放程序，用于按页打散HDL格式的原理图；4、CheckPage按钮：布局完成后按页审核器件的位置，检查器件是否错误摆放位置；5、Componets列表：器件列表，通常指大于5个管脚以上的器件；7、Capacitance列表：列出识别到的和选定器件相关的电容；
2022-12-15 14:06:16
807
原创 1.DesignForSetting\1.AutoCreateMatchGroup
功能涉及创建BUS组，设置电阻或者排阻模型，相关器件和网络的图形显示，设置的等长组的显示。2、Set Bus Name按钮：快速设置一个BUS组；3、Set Model按钮：快速设置电阻或者排阻模型；12、Match Group列表：等长组显示列表；1、Bus列表：列出当前板上所有的BUS组；13、Delete按钮：删除一个等长组；8、Tolerance：等长组误差；4、From列表：等长组起始器件；9、Create按钮：创建等长组；5、To列表：等长组结束器件；7、Name：等长组名称；
2022-11-30 13:28:24
608
原创 2.DesignForClines\2.Optimize Clines
9、Shove按钮：对有DRC的地方进行走线推挤以去除DRC；4、Center按钮：同时选择两个via或者pin和走线线段，对选中。3、Average按钮：对选中的走线线段进行等距离优化；程序功能：批量后期优化走线功能。1、Average选项：按线路的两边最外沿的距离平均；的走线线段参照via或者pin进行等距离优化；5、Shove选项：推挤使用Shove模式；2、Space选项：指定线与线的间距；6、Hug选项：推挤使用Hug模式；8、Local选项：局部推挤模式；7、All选项：全局推挤模式；
2022-10-07 21:11:33
610
1
原创 2.DesignForClines\6.SegmentEqualLength
在严格的等长设计中，不仅仅要求PIN到PIN进行等长设计，而是要求严格的各小分段等长设计，比如一个网络打了2个过孔，则要求PIN到第一个过孔，第一个过孔到第二个过孔，第二个过孔到PIN，三个小段都分别等长。2、走线长度浏览窗口，统计各分段的走线长度，Tolerance栏的值为"G"表示，这个网络为等长的基准网络，红色的长度表示小于基准长度，黄色的长度表示大于基准的长度，绿色的长度表示设计满足设计要求。3、Refresh：实时刷新各分段的长度数据，以便于查看各分段是否已经等长；Close：关闭程序。
2022-08-21 18:20:37
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原创 YepEda的公开信
YEPEDA辅助PCB设计软件的出现，就是为了减少大公司和中小公司之间的PCB设计研发实力差距，致力于让设计工程师能够少那怕是1分钟1秒钟的加班。他是基于allegro设计平台的PCB封装设计工具，拥有全自动化和半自动化的封装设计工具，致力于能够替代第三方的PCB封装设计工具，比如MentorLP。致力于重新开发网络上已经有的功能，再借助YEPEDA拥有的二次开发能力，让工程师拥有YEPED后，就不需要再收集网络的功能，实现设计工具的一统。PCB设计的快捷键设定，快速切换层面，颜色显示的保存和切换等。...
2022-07-22 17:04:00
1389
原创 YepEda_skill_U盘版可移动License上线
作为电脑版固定License的有益补充，今天U盘版可移动License终于上线了，让大家久等了。U盘版可移动License不再和电脑绑定，可以用于多台电脑的认证使用，在公司插在公司的电脑上，在家里插在个人的电脑上，同事想体验软件功能借用一下也可以。即插即用，方便快捷。只要您的电脑有USB口，就可以使用U盘版可移动License。同时也可以当作普通U盘使用。让大家多一个选择，欢迎大家选购。拥有YEPEDAallegroskill，让allegro插上一双翅膀，让LAYOUT不再累和OUT。...
2022-07-17 13:07:48
831
3
原创 2.DesignForClines\5.AutoInteractiveTune
1、MatchGroup等长组的浏览窗口，点击里面的条目，可以快速浏览各个MatchGroup等长组在板上所在的位置，并只显示对应的走线层面；2、HighLight点亮MatchGroup等长组，绿色线路表示已经等长，红色线路表示线路偏短，黄色线路表示线路偏长；4、Create创建规则区域和区域规则，保证自动绕等长的时候，线与线的间距满足一定的间距要求；5、DelRegion删除规则区域和区域规则；Gap设定线与线间距，默认为3倍线宽；Gap设定线与线间距，默认为3倍线宽；...
2022-07-17 12:20:46
320
原创 LibAlias
程序功能：设定dra建库环境下的快捷键。Ctrl+A 尺寸标注，层面COMP_NOTES a 尺寸标注，层面COMP_NOTES A 尺寸标注，层面COMP_NOTESCtrl+Q 设置元件高度 q 设置元件高度 Q 设置元件高度Ctrl+1 编辑焊盘Ctrl+2 替换焊盘Ctrl+3 建焊盘Ctrl+4 添加文字标注Ctrl+5 增加倒角Ctrl+~ 修改lineCtrl+S 保存F4 添加长方形铜箔，层面Place Bound TopF5 添加多边
2022-07-05 15:52:23
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原创 ShowLibAlias...
程序功能：显示dra建库环境下的设定的快捷键中文说明。Ctrl+A 尺寸标注，层面COMP_NOTES a 尺寸标注，层面COMP_NOTES A 尺寸标注，层面COMP_NOTESCtrl+Q 设置元件高度 q 设置元件高度 Q 设置元件高度Ctrl+1 编辑焊盘Ctrl+2 替换焊盘Ctrl+3 建焊盘Ctrl+4 添加文字标注Ctrl+5 增加倒角Ctrl+~ 修改lineCtrl+S 保存F4 添加长方形铜箔，层面Place Bound Top
2022-07-05 15:51:22
88
原创 AddTextLabels...
程序功能：增加封装库的信息标识。 封装库的信息标识表示包括如下的内容：1、COMP NAME：器件名称，默认空白；2、SYMBOL：当前的dra封装名称；3、PADSTACK(S)：列出当前封装所用到的焊盘；4、COMP HEIGHT：封装的高度信息，包括MIL英制单位和MM公制单位数据；5、UNIT：单位说明；6、单位网址信息；该信息可以在“安装\YepChecker\ UserDefinedVariable.il”中用户自己设定，比如可以设定为：LibWebsite = "WWW.YEPEDA.COM"
2022-07-05 15:50:03
123
原创 SetupParameter(MM)
程序功能：设定建库的环境为MM公制单位。 程序设置制图尺寸、单位、标注参数、字体大小，改变颜色，Change线宽和设置快捷键。
2022-07-05 15:48:00
128
原创 SetupParameter(mil)
程序功能：设定建库的环境为MIL英制单位。 程序设置制图尺寸、单位、标注参数、字体大小，改变颜色，Change线宽和设置快捷键。
2022-07-05 15:46:31
113
原创 CreatePad...
程序功能：自动创建各类标准焊盘。这是我们经常要用到的自动创建各类标准焊盘的程序。 1、关于焊盘命名的普遍的格式 焊盘类型名称-焊盘PCB焊盘尺寸（或：外形尺寸X通孔尺寸） 焊盘的PCB封装尺寸：长方形：x轴方向长度 X y轴方向长度；正方形：边长；椭圆形：x轴方向直径 X y轴方向直径；圆形：直径；环形：大直径X小直径。 规定：1、在PCB封装尺寸标注顺序上外形尺寸后通孔尺寸。 2、焊盘命名的单位定义遵循两个原则：a、在以mm为单位时，保留2位有
2022-07-05 15:43:50
193
原创 ReplacePadstack...
程序功能：实现焊盘标准化为满足YEPEDA焊盘命名规范和焊盘设计规范的焊盘。 每个公司或者单位的焊盘的命名和设计数据选择都是不一样的，可以通过这个程序将焊盘标准化为满足YEPEDA焊盘命名规范和焊盘设计规范的焊盘。 当其他EDA软件的数据导入到allegro里面时候，比如pads导入到allegro，altium导入到allegro，通常焊盘的数据都有这样或者那样的问题。或者焊盘名字不规范，或者没有开绿油窗，或者没有开钢网等。可以通过这个程序将这些焊盘准化为满足YEPEDA焊盘
2022-07-04 18:04:51
95
原创 ReplacePadstack...
程序功能：实现焊盘标准化为满足YEPEDA焊盘命名规范和焊盘设计规范的焊盘。 每个公司或者单位的焊盘的命名和设计数据选择都是不一样的，可以通过这个程序将焊盘标准化为满足YEPEDA焊盘命名规范和焊盘设计规范的焊盘。 当其他EDA软件的数据导入到allegro里面时候，比如pads导入到allegro，altium导入到allegro，通常焊盘的数据都有这样或者那样的问题。或者焊盘名字不规范，或者没有开绿油窗，或者没有开钢网等。可以通过这个程序将这些焊盘准化为满足YEPEDA焊盘命
2022-07-04 18:03:12
210
2
原创 ExportSelectPadOut
程序功能：导出选择的单个或者多个焊盘到用户指定的目录。Export path：用户指定的焊盘保存路径；Select pad：列出设计图上的所有用到的焊盘，并可以选择要输出的焊盘；Export pad：选择要输出的焊盘，并可以取消要输出的焊盘；All->：选择所有的焊盘到输出焊盘列表；All...
2022-07-04 18:01:43
64
原创 RenumberPins[1]
程序功能：重新命名封装的pin number。对单个pin进行重新定义pin number，可以实现pin number+1连续定义pin mumber。
2022-07-04 17:59:44
159
原创 RenumberPins[2]
程序功能：重新批量命名封装的pin number。支持从左到右，从右到左，从上到下，从下到上四种顺序重新批量命名封装的pin number。
2022-07-04 17:58:48
297
原创 LibProperties
程序功能：检查和移动封装pin管脚工具。 通过该程序，可以查看封装所有pin管脚的坐标位置，并可以很方便的更改pin管脚的坐标。
2022-07-04 17:57:47
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原创 AutoFootPrintTools...
程序功能：按照YEPEDA设定的焊盘库，封装库的命名规范和设计规范全自动创建规则性封装。1、SOP：自动创建类似SOP类型的小型封装；2、BGA：自动创建类似BGA类型的封装；3、DIP：自动创建类似DIP类型的封装；4、QFP：自动创建类似QFP类型的封装；5、QFN：自动创建类似QFN类型的封装；6、SOT23-5：自动创建类似SOT 23类型5个pin脚的封装；7、SOT23-6：自动创建类似SOT 23类型6个pin脚的封装；8、SOT223-4：自动创建类似SOT 223类型4个pin脚的封装；9
2022-07-04 17:55:47
266
1
原创 FootPrintTools...
程序功能：半自动化创建封装库辅助工具。 建立封装的时候，如果是规则型封装我们首先选用“LIB\Auto FootPrint Tools\”全自动化程序进行创建。如果是不规则新封装，或者需要对封装进行局部修改，这个时候我们就要选用这个半自动化创建封装库辅助工具。 一、2Dline面板 1、Design Units：指示目前的封装库创建环境是Mils英制单位还是MM公制单位； 2、Create 2Dline：快速创建丝印层和装配层的矩形或者圆形的丝印。
2022-07-04 17:53:47
170
原创 SingleLibDraSearchTools...
程序功能：查在单个库路径下的封装。 查找在设定的路径下的封装，可以在不打开库文件的条件下，搜索和查看封装的相关信息。由于程序需要读取封装文件psm信息，而psm信息包含了pad信息，所以需要指定好pad路径（在Setup \ User Preferences... \ Paths \ Library \ padpath中设定）。 程序支持封装名称的模糊查找，管脚数量和管脚间距的精确查找。 如果要查找多个路径下封装库，还得要使用“LIB\DraSearch Tools
2022-07-04 17:52:10
65
原创 DraSearchTools...
程序功能：查找在多个库路径下的封装。 在设计中，如果公司的封装有成千成万，而且分布在不同的库目录下，这个时候想找到一个封装就是一件非常困难的事情。该程序就为了解决这个问题。 1、“Create”按钮：创建封装数据库，每一个用户在使用该工具之前，都需要创建自己的封装数据库数据。在“安装目录\YepDesigner\10.Design For Symbols\drasearch\psmpath.txt”文件中指定好多个封装库路径，运行程序后，软件会收集各目录下的所有封装的数据，并把数
2022-07-04 17:49:22
118
原创 Symboldownto15.51...
程序功能：实现封装版本从17.x一次性降低到16.x，从16.x一次性降低到15.x，或者从17.x一次性降低到15.x。 由于cadence对版本的限制比较严格，一旦升级到高的版本，就很难降低到原来的版本了，特别是升级到17.x后，完全不支持低版本了。通过，这个程序可以实现从高版本到低版本的一次性转换。破除allegro对封装库版本的限制。 Export面板：用于高版本输出dra数据信息。 1、Single symbol：输出当前打开的封装数据； 2
2022-07-03 13:32:15
92
原创 AddLibTextLabelsAll
程序功能：批量增加封装库的信息标识。 封装库的信息标识表示包括如下的内容：1、COMP NAME：器件名称，默认空白；2、SYMBOL：当前的dra封装名称；3、PADSTACK(S)：列出当前封装所用到的焊盘；4、COMP HEIGHT：封装的高度信息，包括MIL英制单位和MM公制单位数据；5、UNIT：单位说明；6、单位网址信息；该信息可以在“安装\YepChecker\ UserDefinedVariable.il”中用户自己设定，比如可以设定为：LibWebsite = "WWW.YE
2022-07-03 13:23:53
69
原创 CreateDirDevice
程序功能：对当前目录下所有的symbol文件（*.dra）生成对应的device文件。 如果用户想对当前目录下所有的symbol文件（*.dra）生成对应的psm，dev，pad所有文件，请使用Yep Basic对应功能（Yep Basic\10.Design For Symbols\Export All Symbol Device file）。...
2022-07-03 13:22:45
111
原创 DRCWalk
程序功能：DRC定位工具。 我们在设计的过程中或在进行Yep Checker审核的时候，通常会有比较多的DRC产生，但查找DRC不是非常的方便和直观，有了这个工具就极大方便了我们在这方面的操作。1、Layer控件： 软件分析板上的DRC，并把有DRC的层罗列出来，没有DRC的层则不会显示。通常可能有DRC的层包括如下：ALL、各走线层、PACKAGE_TOP、PACKAGE_BOTTOM。 2、DRC type控件： 软件分析板上的DRC，并把有DRC的类型罗
2022-07-02 10:50:55
126
原创 1.DesignForSetting\SetDrawingSize
程序功能：初始化版图的图面大小，仅适用于新的项目开始设计的时候，快速的设定版图的图面大小。
2022-07-02 10:45:26
102
原创 2.DesignForClines\1.SaveFanout
程序功能：保存一个模块的走线结果，以便于将该走线结果用于其他类似的模块。 执行命令，点击鼠标右键，选择“Temp Group”进行多次选择，在Find面板中勾选vias，clines，shapes。选择需要保存的走线结果，包括vias，clines，shapes，然后在在Find面板中勾选symbols选择一个基准的器件，通常选择这个模块里面pin数最多或者封装尺寸最大的器件作为基准器件，点右键选择“complete”完成选择。在当前的目录下会生成命名为“fanoutlib.fbp”文件夹，里
2022-07-02 10:44:19
142
原创 2.DesignForClines\2.FanoutPackage
程序功能：调用模块的走线结果，以便于将该走线结果复制到其他类似的模块。 执行命令，选择基准器件，程序完成模块走线复制，点击鼠标右键选择Done结束命令。当然，当前目录下需要存在有与基准器件的封装名称一样的*.fbp，用于调用。 通常情况下：“YepDesigner\2.Design For Clines\1.Save Fanout”和“YepDesigner\2.Design For Clines\2.Fanout Package”这两个功能是配合使用的。 另外：将
2022-07-02 10:42:09
134
原创 2.DesignForClines\3.QuickBusRouting
程序功能：快速BUS走线增强功能实现了三大功能，功能一：无网络信号多根BUS快速走线；功能二：通过复制一根走线方式实现BUS快速走线；功能三：使用FlowPlan功能规划后直接将Bundle规划线快速生成BUS走线。 一、无网络信号多根BUS快速走线 按照程序设定的走线数量、走线线宽、走线间距、走线层面完成BUS快速走线。Quantity：设定BUS线包含的走线数量；LineWidth：设定走线的线宽；LineSpace：设定走线和走线的间距；Layer：选择走线的层面；
2022-07-02 10:40:15
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