Coca_Tian的博客

原创 FPGA_Verilog学习之旅（5）---FPGA驱动舵机

话不多说，这次直接贴完整版代码，三个按键分别控制 舵机左偏、右偏、来回摆动module servo( input sys_clk_50, input sys_rst_n , input key1 , input key2 , input key3 , output reg pwm_out // PWM输出 );// parameter define parameter TIME_20MS = 20'd1_000_000

原创 FPGA_Verilog学习之旅（4）---基于SPI读取AD7606

最近要做的项目用到了AD7606，其实可以直接用并行接口，不过由于某些原因只能用SPI去读取AD7606（就是因为占用引脚少！！！）。本来想偷点懒直接网上CV一个FPGA SPI读取AD7606的，但是去网上找了半天，发现全都是用FPGA并行读取AD7606，无奈自己只能再花半天时间对着时序图写一个。

原创 C++ 批量给string数组连续赋值

今天用OpenCV VideoWrite保存视频时，想把视频设置成每隔1分钟存成一个.avi文件，在文件路径设置的时候有一个问题，如果我要存100个小片段，如果手动硬去设置100个文件路径也是可以的，但是我嫌太麻烦，这里采用string类型字符数据 + int转string来实现，直接看代码...string Video_Path[100]; // 视频文件保存路径for(i=0;i<100;i++){ Video_Path[i] = "E:\\vide0_" + std::to_stri

原创 VS2019+OpenCV4.1.0安装及配置

一、OpenCV4.10安装：找到下载好的文件，双击安装选择解压目录，单击Extract会在选中的路径下自动创建名字是opencv的文件夹给电脑添加相应环境变量，找到如下页面(win10系统)，点击高级系统设置点击环境变量在path中添加环境变量，选中path -> 编辑添加如下环境变量（需要根据自己的安装路径做相应修改）二、配置VS2019环境（OpenCV4.0只能用x64配置）右键项目名，选择属性单击左侧VC++目录，平台选择X64,关注右侧包含目录和库

原创 PyCharm 工具栏新增快捷按键

然后点击OK就可以了，工具栏就有撤销快捷键了PyCharm版本：PyCharm Community Edition 2021.2.3

原创 VS_MFC使用SOCKET套接字发送UDP数据包

WSADATA wsaData; WSAStartup(MAKEWORD(2, 2), &wsaData); // 创建UDP套接字 SOCKET sock = socket(AF_INET, SOCK_DGRAM, 0); // 绑定套接字 _ 对端地址 struct sockaddr_in servAddr; memset(&servAddr, 0, sizeof(servAddr)); // 每个字节都用0填充 servAddr.sin_family = AF_INE.

原创 VS_MFC中在文本编辑框IDC_EDIT中显示数值(如int型)

int show_num;show_num = XXX;CString nEdit;nEdit.Format(_T("%x"), show_num); // %x-16进制显示; %d-10进制显示SetDlgItemText(IDC_EDIT1, nEdit);

转载 对多进程和多线程的理解

一、多线程是什么？说起多线程，那么就不得不说什么是线程，而说起线程，又不得不说什么是进程。进程可以简单的理解为一个可以独立运行的程序单位，它是线程的集合，进程就是有一个或多个线程构成的。而线程是进程中的实际运行单位，是操作系统进行运算调度的最小单位。可理解为线程是进程中的一个最小运行单元。那么多线程就很容易理解：多线程就是指一个进程中同时有多个线程正在执行。为什么要使用多线程？在一个程序中，有很多的操作是非常耗时的，如数据库读写操作，IO操作等，如果使用单线程，那么程序就必须等待这些操作执行完成

原创 同一个always块中，变量多次赋值问题

同一个always中，对同一个变量多次赋值时，那么会执行最后一次赋值操作，例如(以下使用Vivado实测):其中，key按下为低电平，led输出低电平可点亮小灯情况1：如果不按下按键key，那么小灯处于熄灭状态，执行 led <= 1’b1;如果按下按键key，那么小灯处于点亮状态，执行 led <= 1’b0;情况2：这种情况下，按下或者不按下按键key，小灯始终处于熄灭状态，只会执行最后一条 led <= 1’b1;...

原创 基于Xilinx_IBERT的光纤接口眼图测试

基于Xilinx_IBERT的光纤接口眼图测试

转载 噪声容限是什么

逻辑电平1和0是对某一个电平值的抽象。当电平值为Vdd（例如，Vdd = 5V）时，它被认为是逻辑1。类似地，当电压为0V，则认为是逻辑0。然而，在现实应用中，我们会针对不同的逻辑电平给出一定的电压范围，例如，3.5 ~ 5V之间的电平值都可以被认为代表的是逻辑1，而在0 ~ 1.5V之间的电平值都可以被认为代表的是逻辑0。逻辑1和逻辑0对应的电压范围对于不同类型的电路（如CMOS、TTL）来说是不同的。当一个信号叠加了噪声后，其电平会发生变化，但是叠加多少噪声后其逻辑值会发生变化呢？逻辑值不发生变化时，

原创 DDRx SDRAM介绍

文章目录DDR简介DDR相关定义DDR预取技术DDR简介SDRAM从发展到现在已经经历了四代，分别是：第一代SDR SDRAM，第二代DDR SDRAM，第三代DDR2 SDRAM，第四代DDR3 SDRAM，现在已经发展到DDR5 SDRAMDDR SDRAM是Double Data Rate Synchronous Dynamic Random Access Memory(双数据率同步动态随机存储器)的简称，是由VIA等公司为了与RDRAM相抗衡而提出的内存标准，为第二代SDRAM标准。其常见标

转载 FPGA的时钟管理器CMT---DCM/DLL/PLL/MMCM区别

对于FPGA工程师来说，DCM/DLL/MMCM/PLL这些词简直每天都能看到，但很多人并不是很清楚它们之间的差异。在Xilinx的FPGA中，时钟管理器叫做Clock Management，简称CMT。我们所用到的DCM/PLL/MMCM都包含在CMT中。DCM是比较早的FPGA中使用的，比如Sparten-3和Virtex-4，后面的器件不再使用了。在Virtex-4中，CMT包括一个PLL和两个DCM。DCM的核心是DLL，即Delay Locked Loop，它是一个数字模块，可以产生不同相位的

转载 FPGA_LVDS差分信号简单处理

最近调试芯片遇到一个选择题，需要决定数据接口的接口标准，是选用LVDS差分接口还是CMOS单端接口。说实话，之前接触多的还是CMOS单端接口，只是看到过很多资料介绍过LVDS差分接口。官方说法里，它的主要优点有：抗干扰能力强，具有更高的数据传输速率更好的信号完整性降低了电平幅度和电路功耗既然有这么多优点，这次我们就选用LVDS差分接口，看看我们能不能感受到LVDS的优势。每对LVDS信号是一个差分信号对，一个信号用两个相反的p，n信号线表示，通过差值 [Vp - Vn] 传输数据，这样可以有

转载 常见IO接口标准之FPGA

0 引言最近准备采用Xilinx FPGA进行多机通信，即主FPGA芯片将采集到的不同层的图像数据流分别输出给对应的4块从FPGA芯片中，主从FPGA之间的连接机制采用星形拓扑结构。经计算，图像数据流接口速率需要数百兆比特/秒，因此需要调研FPGA支持的常见IO接口标准，及每种接口的应用场合。现在项目使用的FPGA芯片为Spartan6系列，故参考的user guide为UG381，《Spartan-6 FPGA SelectIO Resources》。1 常见IO接口标准Xilinx FPGA提供和

转载 常用的五种端接方式

为什么要阻抗匹配？在高速数字电路系统中，电路数据传输线上阻抗如果不匹配会引起数据信号反射，造成过冲、下冲和振铃等信号畸变，当然信号沿传输线传播过程当中，如果传输线上各处具有一致的信号传播速度，并且单位长度上的电容也一样，那么信号在传播过程中总是看到完全一致的瞬间阻抗。由于在整个传输线上阻抗维持恒定不变，我们给出一个特定的名称，来表示特定的传输线的这种特征或者是特性，称之为该传输线的特征阻抗。特征阻抗是指信号沿传输线传播时，信号感受的瞬间阻抗的值。特征阻抗主要参数与PCB导线所在的板层、PCB所用的材质（

原创 无源晶振与有源晶振的区别

区别：1、晶振是有源晶振的简称，又叫振荡器，英文名称是oscillator；晶体则是无源晶振的简称，也叫谐振器，英文名称是crystal，电路上简称为XTAL2、无源晶振就是一个晶体，必须要结合外围电路构成一个振荡器才能输出特定频率的信号，而这个振荡器是需要提供电源的。像MCU可以用无源晶振是因为其内部集成有构成振荡器的电路，晶体不好集成就只好外加了(一般是两个管脚，需要专门的时钟电路才可起振，像普通的单片机需外接晶体和两个电容)，常见的有49U、49S封装3、有源晶振才是真正意义上的一个振荡器，它

原创 Xilinx FPGA I/O电平标准简介

Xilinx FPGA的I/O兼容多种电平标准，包括LVTTL、LVCMOS、LVDS、LVPECL等，下面对各类电平标准做简要介绍。一、LVTTL（LowVoltage Transistor-Transistor Logic）LVTTL电平标准即低电压三极管-三极管逻辑电平标准是EIA/JESDSA的一种通用的3.3V电平标准，该标准的输入输出供电电压（VCCO）为3.3V，不需要参考电压（VREF）和终端电压（VTT）。LVTTL电平标准终端连接示意图如下所示，包括单向的和双向的终端链接方式。L

转载 Xilinx FPGA 单端口和双端口RAM的区别

不详细的讲一下Xilinx的BMG：单端口和双端口RAM的区别真双口 RAM 有两个时钟（clka & clkb）、两组输入输出数据线（dina & douta & dinb & doutb）、两组地址线（addra & addrb），两个使能端（ena & enb）、两个写使能端（wea & web）。两个端口都可以进行读写操作（Port a 和 Port b 可以一起读或者一起写或者一个读一个写）。整体上，读、写可以同时进行Note: 以下

转载 OV7670_寄存器配置说明

原创 关于Quartus低版本（13.0）打开高版本工程（15.0）时编译出错的问题

最近在家用笔记本打开在学校编写的quartus工程时，遇到一点小问题，由于在学校用的15.0版本，而笔记本装的13.0版本，然后就是编译时出了点问题，找了半天发现没什么这类问题的解答，自己解决后发上来供大家参考问题描述：关于Quartus低版本（13.0）打开高版本工程（15.0）时编译出错的问题:“Error (125091): Tcl error: ERROR: Illegal assignment: IP_GENERATED_DEVICE_FAMILY. Specify a legal assi

转载 RS-232、RS-422、RS-485之间的区别

文章目录一、UART是什么二、RS-232标准三、RS-485、RS-422标准四、RS-232与RS-485对比五、RS-422与RS-485对比六、影响RS-485总线通讯速度和通信可靠性的三个因素七、RS-485总线的负载能力和通讯电缆长度之间的关系八、分布电容对RS-485总线传输性能的影响串口通讯是电子工程师面对的最基本的一个通讯方式，RS-232是其中最简单的一种。然而，很多初学者往往搞不清楚UART和RS-232、RS-422、RS-485的联系和区别，本文将谈谈这几个概念的理解，帮助大家理

原创 FPGA_Verilog学习之旅（3）---VGA贪吃蛇游戏

文章目录前言一、整体设计流程二、RTL Viewer三、主要模块功能1、按键控制模块2、VGA驱动模块3、游戏开始模块4、难度选择模块5、游戏进行模块6、游戏结束模块四、实况展示总结前言上一篇文章主要介绍了VGA一些基本的东西，然后想用VGA做一个贪吃蛇游戏，本来以为会开发一段时间，没想到两天就写完了，这篇文章就简单谈一谈VGA贪吃蛇的设计思路---------此篇文章主要内容：FPGA-VGA贪吃蛇游戏设计思路一、整体设计流程二、RTL Viewer三、主要模块功能1、按键控制模块负

原创 FPGA_Verilog学习之旅（2）---浅谈VGA

文章目录前言一、VGA是什么二、VGA--工作流程1、VGA扫描方式2、VGA标准时序3、VGA常用分辨率4、VGA工作流程小结三、FPGA--VGA硬件设计四、FPGA--VGA程序设计1、VGA驱动模块2、VGA驱动模块的Modelsim仿真五、FPGA--VGA图片显示实验1、ROM_IP核的创建2、图片显示模块代码设计总结前言前段时间用开发板玩了玩VGA，显示了一些彩条、汉字、图片等，后期想用VGA做一些复杂点的东西，比如贪吃蛇游戏等，暂且先总结一下这几个显示小实验，其中详细一下谈图片显示的部

原创 FPGA_Verilog学习之旅（1）---浅谈UART

文章目录前言一、UART是什么？二、UART--协议层1、数据格式2、传输速率三、UART--物理层1、接口标准RS-232标准的串口常见接口类型：DB9四、FPGA--UART硬件设计五、FPGA--UART程序设计1、系统框图2、协议层3、顶层模块RTL Viewer4、Verilog HDL代码实现总结前言记录第一次CSDN发帖，开启FPGA学习记录之旅，不定时更新------这篇文章主要记录一下：FPGA-UART学习笔记（RS232）一、UART是什么？UART（Universal