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gnuradio模块分类

sync很简单,输入输出1:1,不需要做

2014-07-16 22:16:19

fpga流水线理解

流水线不会减小相应模块1的延时,但是会减少系统其他模块2的延时,提高系统的吞吐率。以乘法操作为例,假设做一次乘法需要3ms并且是在一个时钟周期中完成,则会导致时钟周期也只能为3ms,同时系统中还有一个并行或者级联模块2,操作时间只需要1ms,则模块2每个周期都要浪费2ms去等待模块1。若改用流水线设计,将模块1在一个周期做的事情分配到3个周期去做,每个周期只做一部分,这时时钟周期就可以减少到1ms

2014-07-16 20:12:56
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