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RSS订阅原创 【精】Verilog语言缩写规范
Verilog语言缩写规范1. 缩写目的信号(或变量或者常量，以下统一为信号)缩写有利于减少代码长度，减少书写错误，使代码更简洁美观，但是不规范的缩写则会导致易读性降低，因此需要对Verilog语言中缩写进行规范，以提高代码的质量。本文主要针对Verilog中的信号缩写进行规范化，讲述了一些主要的缩写方法和特殊用例，其它语言比如C/C++/Java等亦可以参考本文的缩写方式。2. 缩写...
2019-01-09 19:03:32
7953
原创 系统时钟计时器产生模块与Verilog代码
在FPGA设计中经常需要使用到计时器，包括使用系统时钟产生1ms，10ms，100ms，1s计时等信号。使用一个通用的计时器产生模块，可以方便其它模块调用，参考代码如下：// *****************************************************************************// Project Name : *// Targ...
2019-01-03 17:53:20
4670
原创 异步FIFO的Verilog代码
// *****************************************************************************// Project Name : *// Target Device : *// Tool version : *// Module Name : dcfifo// Description ...
2019-01-02 16:21:27
1761
Verilog/VHDL/SystemVerilog IEEE标准
2019-01-03
空空如也
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