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原创 数字信号处理（一）：Xilinx Vivado DDS IP核设计实例（文末附源码）
前言在数字信号处理时我们经常会用到数字变频，包数字下变频（DDC）和数字上变频（DUC），这其中会用到Xilinx公司的DDS IP核或者Altera公司的NCO IP核来产生本振频率，以现数字域信号频谱搬移。本文我们通过例化Xilinx公司的DDS IP核来产生混频器本振输入频率，并给出Modelsim仿真测试结果。1、Xilinx DDS IP简介Xilinx公司的DDS IP核使用AX...
2020-01-17 20:16:58
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原创 Xilinx FPGA BGA推荐设计规则和策略（二）
上一篇介绍了BGA封装PCB层数估计、BGA焊盘设计、过孔设计、信号走线等内容，本文我们介绍下FPGA BGA封装电源管脚布线。
2024-04-23 21:20:06
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原创 Xilinx 7系列FPGA架构之器件配置（二）
本文我们介绍下7系列FPGA的配置接口，在进行硬件电路图设计时，这也是我们非常关心的内容，本文主要介绍配置模式的选择、配置管脚定义以及如何选择CFGBVS管脚电压及Bank14/15电压。
2024-04-19 17:30:00
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原创 Xilinx 7系列FPGA架构之器件配置（一）
本系列博文描述7系列FPGA配置的技术参考。作为开篇，简要概述了7系列FPGA的配置方法和功能。随后的博文将对每种配置方法和功能进行更详细的描述。本文描述的配置方法和功能适用于所有7系列家族器件，只有少数例外。
2024-04-19 12:00:00
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原创 Xilinx FPGA BGA推荐设计规则和策略（一）
Xilinx®Versal®体系结构、UltraScale™体系结构、7系列和6系列设备有多种封装，旨在实现最大性能和最大灵活性。这些封装有四种间距尺寸：1.0 mm、0.92 mm、0.8 mm和0.5 mm。本文针对这几种间距封装器件就PCB层数估计、BGA焊盘设计、过孔设计、走线等进行介绍。
2024-04-19 08:50:09
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原创 基于FPGA的VGA图像显示
本文我们介绍利用FPGA实现VGA图像显示，主要介绍VGA硬件接口、VGA接口时序原理以及FPGA代码实现VGA接口时序、仿真等内容。
2024-04-19 08:00:00
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原创 Xilinx 7系列FPGA 高性能（HP）接口与2.5V/3.3V 外设IO接口设计考虑
Xilinx 7系列FPGA IO Bank分为HP Bank和HR Bank，HP IO接口电压范围为1.2V~1.8V，可以实现高性能，HR IO接口电压范围为1.2V~3.3V。当HR Bank与2.5V或者3.3V外设互联时，需要考虑接口电平的兼容性。根据性能需求、功能和信号类型（输入、输出或双向），有不同的接口设计选项。本应用说明探讨诸如添加电阻器、场效应晶体管（FET）开关、电平转换器甚至其他Xilinx FPGA等选项。
2024-04-18 17:34:14
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原创 利用TI公司TXS0108实现FPGA IO Bank接不同外设IO接口电压案例
本文介绍利用TI公司TXS0108实现FPGA IO Bank接不同外设IO接口电压转换。
2024-04-18 17:30:39
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原创 FPGA VS ASIC:5G改变了平衡
多年来，FPGA和ASIC供应商之间一直存在着一场拉锯战解决方案。新的FPGA上引入了一些特性，随着人们对这些特性的了解，这些特性通常被强化到ASIC上，以实现更低的成本、更低的功耗和更大的容量。在新一代产品的早期，这种持续不断的反复工作通常有利于FPGA供应商，然后转向有利于ASIC供应商的长期稳定生产。
2024-04-18 17:26:22
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原创 FPGA技术在项目决策方案中的有关考虑
FPGA（Field Programmable Gate Array）作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。然而我们在进行产品开发时，需要考虑产品材料成本、开发难易程度、上市时间、功耗、可扩展性（或升级换代）等众多因素时，FPGA可能并非最优“六边形战士”。本文我们就FPGA的优势及潜在局限性进行介绍，以给于项目技术决策中参考。
2024-04-15 23:43:18
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原创 Xilinx Kintex-7系列XC7K410T-FFG900外设之DDR3硬件设计
基于K7+C665x为核心的电路板中用到了DDR3存储芯片，现将FPGA外接DDR3时硬件设计中的一些心得做一个简单的分享。
2024-04-13 09:52:17
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原创 基于Xilinx K7-410T的高速DAC之AD9129开发笔记（二）
上一篇文章我们简单介绍了AD9129的基础知识，包括芯片的重要特性，外部接口相关的信号特性等。本篇我们重点介绍下项目中FPGA与AD9129互联的原理图设计，包括LVDS IO接口设计、时钟电路以、供电设计以及PCB设计。
2024-01-14 12:37:30
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原创 基于Xilinx K7-410T的高速DAC之AD9129开发笔记（一）
引言：从本文开始，我们介绍下项目中设计的并行LVDS高速DAC接口设计，包括DAC与FPGA硬件接口设计、软件设计等。项目设计高速DAC采用了ADI公司的AD9129，该芯片最大更新速率5.7Gsps，该芯片在宽带通信应用、LTE、雷达信号产生、干扰机等领域有广泛应用。
2023-06-05 22:19:19
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原创 Xilinx FPGA DDR3设计（三）DDR3 IP核详解及读写测试
7系列FPGA DDR接口解决方案如图1所示。图1、7系列FPGA DDR3解决方案1.1 用户FPGA逻辑（User FPGA Logic）如图1中①所示，用户FPGA逻辑块是任何需要连接到外部DDR2或DDR3 SDRAM的FPGA设计。用户FPGA逻辑通过用户接口连接到内存控制器。1.2 用户接口（User Interface，UI）
2023-05-15 23:27:22
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原创 提高Xilinx FPGA Flash下载速度
（3）General ----->Enable Bitstream Compression ----->TRUE，选择压缩数据流，提高下载速度。（4）Configuration -------> Configuration Rate(MHz)，可以选择较大的CCLK时钟值。最近在编写完FPGA逻辑，成功生成.bin文件后，可以通过Vivado软件进行设置，提高烧写速度。（2）点击Tool-----> Edit Device Properties...点击OK，并点击“保存”菜单，保存当前配置。
2023-05-15 23:21:25
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原创 Xilinx FPGA DDR3设计（一）DDR3基础扫盲
引言：本文我们介绍下DDR3的基础知识，涉及DDR3管脚信号、容量计算、重要参数介绍内容。
2022-04-29 16:28:49
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原创 Xilinx 7系列FPGA DDR3硬件设计规则
引言：本文我们介绍Xilinx 7系列FPGA DDR3硬件设计规则及约束，包括Bank选择、管脚位置约束、管脚分配、端接、I/O标准和走线长度。01.设计规则存储器类型、存储器数量和数据宽度受限于所选FPGA器件家族、FPGA速度等级和设计频率，频率范围取决于器件电气特性。02.Bank和管脚选择图1、DDR3 数据组连接（DCI级联从Bank）图2、DDR3地址组连接（DCI级联主Bank）图3、DDR3 地址/控制组连接（DCI级联从Bank）MIG工具根据
2022-04-06 22:29:33
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原创 Xilinx FPGA时钟及I/O接口规划（二）
引言：Vivado®Design Suite提供了几种可能影响I/O和时钟规划的器件规划功能。例如，FPGA配置方案、约束、配置电压方式都会影响I/O和时钟规划。或者，定义与封装兼容的其他器件，以便在最终设计需要时更改FPGA器件时，可以实现无缝衔接。建议在时钟和I/O规划前定义这些特殊的属性。1.1 定义兼容性器件您可以为设计选择兼容的FPGA，以便在必要时将设计重新定位到其他Xilinx®器件。Vivado工具在与当前目标部件相同的封装中选择兼容的Xilinx设备，以尽可能多地保留I/O分配。这
2022-03-26 17:38:22
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原创 Xilinx FPGA时钟及I/O接口规划（一）
引言：从本文开始，我们介绍Xilinx FPGA时钟及I/O接口规划设计。I/O和时钟规划是定义和分析FPGA和印刷电路板（PCB）之间连接的过程，并将各种互连信号分配给FPGA器件的物理管脚，正确的规划I/O端口和时钟分配会提高FPGA系统性能、减少设计迭代和缩短计开发时间。本文主要介绍时钟及I/O规划的各个阶段及流程要点。
2022-03-24 23:22:55
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原创 相控阵雷达系统架构与评估
引言：本文介绍基于 Keysight公司SystemVue软件进行的相控阵雷达系统架构评估。SystemVue软件雷达模型库可以实现雷达众多功能模块仿真、测试及架构设计，对于雷达系统工程师是不可多得的仿真评估软件。
2022-03-23 22:02:59
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原创 Artix-7 and Spartan-7 FPGAs DDR2/DDR3 PCB设计指导
引言：本文我们介绍FPGA外设DDR2/DDR3硬件设计相关内容，包括PCB板层数估计，信号端接、信号完整性及时序考虑等问题。1.介绍Artix-7和Spartan-7器件有各种各样的软件包，它们的设计都是为了获得最大的性能和最大的灵活性。Spartan-7 FPGA封装体积小，封装尺寸从8mm到27mm不等，而Artix-7 FPGA封装尺寸从10mm到35mm不等。包装的间距分别为1.0mm、0.8mm和0.5mm。包间距定义为BGA包上连续球之间的距离，从中心到中心测量，如图1所示。图
2021-06-09 18:13:15
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原创 Xilinx 7系列FPGA架构之时钟资源（一）
引言：从本文开始，我们陆续介绍Xilinx 7系列FPGA的时钟资源架构，熟练掌握时钟资源对于FPGA硬件设计工程师及软件设计工程师都非常重要。本章概述7系列FPGA时钟，比较了7系列FPGA时钟和前几代FPGA差异，总结7系列FPGA中的时钟连接。有关7系列FPGA时钟资源使用的详细信息，请关注后续文章。时钟资源架构概述 7系列FPGA与前一代FPGA时钟资源差异 时钟资源连接概述1.时钟资源架构概述1.1 时钟资源概述7系列FPGA时钟资源通过专用的全局和区域I/O和时钟资源管理符合复
2021-03-09 21:35:28
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原创 Xilinx 7系列FPGA PCB设计指导（五）
引言：传输线沿其长度定义并控制特性阻抗。然而，它们接口的三维结构在信号路径上没有容易定义的或恒定的阻抗。计算10Gb/s信号通过这些结构时所看到的阻抗，需要3D场解算器等软件工具，而2D场解算器足以计算传输线特性阻抗。PCB设计人员可以使用本章中的分析和示例来辅助此类通道的设计。本章未涉及的案例可能需要进一步仿真和分析。1.冗余电容和电感大多数差分跃迁都是通过电容。P和N路径相互耦合，增加了电容。许多跃迁在宽频带上具有与集总电容相同的频率响应。通过设计，增加电感可以抵消这种过剩。通过设计，除了受
2021-03-08 08:08:23
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原创 Altera PDN 设计和 FPGA 收发器性能
本文档介绍在电源分配网络 (PDN) 设计中采用现代开关稳压器的优势，利用这些优势获得最佳 FPGA 收发器性能。本白皮书为怎样在低噪声应用中选择稳压器提供指南，还包括一个测试案例，展示不同类型稳压器和电源线配置的收发器性能。引言：面向收发器 (SERDES) FPGA 的 PDN 设计对电源有严格的要求，需要干净的电压源。虽然低功耗应用中通常采用低泄漏 (LDO) 线性稳压器，但这一方法必须仔细的隔离电压源。电路板设计人员在这些应用中必须全面考虑电压源隔离和电压源共享问题。隔离度较高时，会.
2021-03-06 20:05:19
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原创 Xilinx 7系列FPGA PCB设计指导（四）
引言：传输介质的选择，无论是PCB材料还是电缆类型，都会对系统性能产生很大的影响。尽管任何传输介质在GHz频率都是有损的，但本章提供了一些管理信号衰减的指南，以便为给定的应用获得最佳性能。1.信号实际频率信号边缘包含称为谐波的频率分量。每个谐波都是信号频率的倍数，其有效最高频率可以由式1表示： （式1）其中，单位为GHz，为信号上升时间或下降时间中的较小者。通常高速或者低速信号的划分，可以参照式1。即高速信号不一定都是频率很高的信号，主要和信号中包含的有效最高频率有关。由于PCB中的介电
2021-03-02 23:23:23
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原创 Xilinx 7系列FPGA PCB设计指导（三）
引言：本文我们介绍FPGA SelectIO信号设计。本章提供了选择I/O标准、拓扑结构和终端的一些策略，并为更详细的决策和验证提供了仿真和测量方面的指导。在许多情况下，系统的高级方面（其他设备选择或标准支持）定义了要使用的I/O接口。在没有定义这些约束的情况下，由系统设计者选择I/O接口标准，并根据设计的目的对其进行优化系统。文章包含以下部分：接口类型 单端信号1.接口类型为了更好地处理各种接口类型的细节，有必要首先将接口划分为多个类别。分为两个相关部分：单端接口与差分接口 单数据速率（
2021-02-28 20:22:39
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原创 Xilinx 7系列FPGA PCB设计指导（二）
引言：我们继续介绍FPGA PCB设计相关知识，本章介绍7系列FPGA的配电系统（PDS），包括去耦电容器的选择、放置和PCB几何结构，并为每个7系列FPGA提供了一种简单的去耦方法。另外，还介绍了PDS的基本设计原则，以及仿真和分析方法。本章包括以下部分：PCB去耦电容器 基本PDS原则 仿真方法 PDS测量 噪声故障排除1 PCB去耦电容1.1 各型FPGA器件推荐的PCB去耦电容表1-1~1-4分别列出了适用于Spartan®-7器件、 Artix™-7器件、 Kintex™-7
2021-02-26 23:22:46
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原创 Xilinx 7系列FPGA PCB设计指导（一）
引言：从本文开始，我们陆续介绍下有关7系列FPGA通用PCB设计指导，重点介绍在PCB和接口级别做出设计决策的策略。由于FPGA本身也属于数字集成电路，文章中的大部分设计策略及概念也可为其他数字IC电路设计提供参考。文章内容主要包括以下五个章节内容：PCB技术基础：讨论当前PCB技术的基础，重点是物理结构和常见假设。 配电系统（PDS）：涵盖7系列FPGA的配电系统，包括去耦电容选择、稳压器和PCB几何结构的使用、仿真和测量的所有细节。 SelectIO信号设计：包含SelectIO™ 标准、I/O
2021-02-25 20:12:30
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原创 数字信号处理（四）CIC IP核滤波器详解（一）
Vivado CIC IP核滤波器详解（一）引言：从本文开始，我们详细介绍Xilinx CIC IP核滤波器相关知识，包括CIC IP核提供的特性、IP核接口描述以及IP核设计指导等相关内容。目录Vivado CIC IP核滤波器详解（一）1.概述2.IP核特性3.IP核接口描述4.IP核设计指导4.1通用设计指导4.2CIC抽取器4.2.1 流水线CIC抽取器4.3CIC内插器4.3.1流水线CIC内插器4.3.2输出位宽和增益4.4CIC滤波.
2020-12-08 22:57:19
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原创 如何利用SPI Flash配置Xilinx 7系列FPGA器件
引言：本文我们介绍下使用串行SPI Flash配置Xilinx 7系列FPGA的优点以及相应的配置方案实现细节，包括FPGA和SPI Flash之间的信号连接及如何选择恰当的SPI Flash。1.简介图1显示了利用Vivado开发工具间接编程SPI Flash和SPI Flash配置FPGA的示意图。图1、SPI Flash配置和Vivado间接编程Xilinx FPGA由于其非易失特性，上电后需要一个配置比特流完成芯片内部逻辑配置。SPI Flash使用4线同步串行数据总线接口。SP
2020-08-07 09:00:30
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原创 数字信号处理（三）：Xilinx FFT IP核详解（三）
引言：我们在利用FFT IP核进行FPGA设计时，需要理解FFT相关的操作理论，比如FFT蝶形运算带来的位宽扩展、FFT实现资源与性能的权衡、如何实时更新FFT变换点数、缩放等相关配置及FFT操作时序等。本文我们就针对这些问题进行详细的介绍。1.有限字长考虑突发I/O架构通过连续地传递输入数据来处理一组数据阵列。在每个过程中，算法执行Radix-4或Radix-2蝴蝶运算（butterfly），其中每个butterfly分别获取四个或两个复数，并返回四个或两个复数在同一内存中。IP核返回内存的数字可
2020-07-09 21:29:14
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原创 数字信号处理（三）：Xilinx FFT IP核详解（二）
引言：本文我们继续介绍Xilinx FFT IP核，主要对IP核的接口进行详细说明，并对IP核信号各个通道接口数据格式进行详细介绍，方便我们进行FPGA软件设计。本文介绍以下接口信号：时钟信号 复位信号 事件信号 AXI4-Stream信号1.时钟信号aclk（时钟信号）IP核采用单时钟操作，即aclk，所有输入输出接口及内部逻辑都受这个时钟控制。该时钟的最高频率在软件设计时是有限制的。基于不同的器件家族及FFT/IFFT运算点数及配置，FFT IP核最高运行时钟稍有不同，这从Xilin
2020-07-07 19:39:38
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原创 数字信号处理（二）：Xilinx FFT IP核详解（一）
引言：FFT（快速傅里叶变换）在雷达信号处理、图像处理、无线通信等行业有着广泛的应用。本文及后续几篇文章，我们针对Xilinx的FFT IP核v9.0提供详细介绍。本文作为开篇，介绍以下内容：Xilinx FFT IP核的特性 Xilinx FFT IP核输入输出接口介绍1.Xilinx FFT IP核特性图1、Xilinx FFT IP核Xilinx®LogiCORE™ IP快速傅立叶变换（FFT）核实现了Cooley-Tukey-FFT算法，这是计算离散傅立叶变换（DFT）的有效方法
2020-07-01 22:50:32
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原创 Xilinx 7系列SelectIO结构之SelectIO逻辑资源（二）
引言：本文我们介绍SelectIO重要的IDELAY及IDELAYCTRL资源，它们主要用于调整I/O时序延迟，比如调整ADC采集时钟和ADC采集数据I/O之间的时序关系等等。具体内容包括：IDELAY资源概述、端口及使用 IDELAYCTRL资源概述、端口及使用1.输入延迟资源（IDELAY）每个I/O模块都包含了一个可编程的延迟原句，称作IDELAYE2。IDELAY可以连接到ILOGICE2/ISERDESE2或者ILOGICE3/ISERDESE2模块。IDELAY2是一个可编程的31阶
2020-06-07 22:24:56
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