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RSS订阅转载 FPGA基础进阶
前言生活若没有目标，简直槽糕的一塌糊涂！学习，贵在坚持！本文是导航目录，以记录自己的FPGA学习之路。或许我的一些博文在题目/内容等方面与网上的千篇一律，但整理一遍，对于我自己相当于学习笔记/加深进一步理解。由于是记录学习成长之路，部分博文观点可能不对/深度可能不够，望理解！随着工作经验的提升，以后会对博文逐步更新。主要内容包括：FPGA学习方向、设计规范、常用通信接口类为主。每章节内容，后期空闲时，会逐步更新！在本文的第四节引用一篇知乎文章（一个FPGA工程师的成长之路）的部分内容作为补充介
2021-06-26 00:35:55
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原创 SelectIO Interface IP核官方例程解析
SelectIO Interface IP核官方例程解析前言二级目录三级目录前言二级目录三级目录
2021-03-22 15:25:43
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转载 如何理解D触发器
D触发器在FPGA里用得很多，但我经常无法理解D触发器为什么能对数据延迟一个时钟周期（打一拍）。下面从信号处理的角度来谈一下我的理解。如发现理解有误，烦请留言指正。D触发器形如：`timescale 1ns/1psmodule d_flip_flop( input clk, input rst_n, input d, output reg q );...
2019-10-15 17:31:03
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转载 如何合理而有效的进行控制系统冗余设计
高可靠性是过程控制系统的第一要求。冗余技术是计算机系统可靠性设计中常采用的一种技术，是提高计算机系统可靠性的最有效方法之一。为了达到高可靠性和低失效率相统一的目的，我们通常会在控制系统的设计和应用中采用冗余技术。合理的冗余设计将大大提高系统的可靠性，但是同时也增加了系统的复杂度和设计的难度，应用冗余配置的系统还增加了用户投资。1、冗余技术 控制系统冗余设计的目的:系统运行...
2019-09-08 10:46:01
4421
原创 Vivado代码编辑器VsCode，语法纠错
尝试一下用vscode替代vivado自带的编辑器步骤一、更换Vivado自带文本编辑器第一步 打开Vivado 再Tool菜单中 打开options，点击text editor，选择customer editor第二步 更换文本编辑器这里需要键入的表达式是： C:/Program Files/Microsoft VS Code/Code.exe [file name] -[l...
2019-07-31 09:52:19
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转载 详解：采用FPGA加速的腾讯云是如何快速做基因测序的 | 腾讯技术工程
近日腾讯云国内首发二代基因测序FPGA加速方案，将人类全基因组数据分析从业内平均水平的30小时降低到了不到3小时，在业内引起不小反响，也吹响了腾讯云进军基因计算行业的号角[1]。这其中的核心技术就来自于架构平台部的腾讯计算服务（TCS：Tencent Computing Service）和腾讯云相关团队紧密合作，针对基因计算这一行业进行深度垂直化定制，以IT赋能BT（BioTechnology），...
2019-07-12 17:30:18
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转载 Vivado使用误区与进阶——XDC约束技巧之I/O篇 (下)
《XDC约束技巧之时钟篇》中曾对I/O约束做过简要概括，相比较而言，XDC中的I/O约束虽然形式简单，但整体思路和约束方法却与UCF大相径庭。加之FPGA的应用特性决定了其在接口上有多种构建和实现方式，所以从...
2019-07-12 16:30:28
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转载 Vivado使用误区与进阶——XDC约束技巧之I/O篇 (上)
《XDC约束技巧之时钟篇》中曾对I/O约束做过简要概括，相比较而言，XDC中的I/O约束虽然形式简单，但整体思路和约束方法却与UCF大相径庭。加之FPGA的应用特性决定了其在接口上有多种构建和实现方式，所以从...
2019-07-12 16:26:04
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转载 vivado下创建基本时序周期约束
时钟基本概念：https://blog.csdn.net/wordwarwordwar/article/details/78259208时序约束的基本概念：https://blog.csdn.net/zz_Caleb/article/details/84453792约束是如何构成的 时序约束 物理约束 当前的约束是用在哪个过程中 通常情况下，时序约束是在综合和实现的时...
2019-07-12 16:06:25
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转载 跟着我从零开始入门FPGA（一周入门XXOO系列）-设计一个只有4条指令的CPU
我们要设计一个简单的CPU既然做CPU，我们要做流水线的，要简单，做2级流水线就够了。为了实例的简单，我们选择设计一个8bit的MCU的内核仍然我们要简单，所以选择RISC的内核，类似PIC的结构还是为了要简化，我们只支持4条指令继续为了要简化，我们不考虑Status寄存器有人会问，只有4条指令，你还加减法都有，有一个不就可以了。这也是我有意的，你想，假设ALU只能做加法，你不觉得A...
2019-07-09 10:11:58
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转载 跟着我从零开始入门FPGA（一周入门XXOO系列）-有限状态机
状态机，只要C代码写过2年的人，估计无人不识君，稍微复杂的逻辑都可以借助状态机来简化问题。为了方便，我们使用前面用过的一个例子，来说明状态机的应用，也就是说我们前面已经有意无意的用过状态机了。我们以SPI的Slave接口，为例，来说明状态机的使用为了简化问题1、我们没有把信号同步到本地时钟2、把其他信号同步到SCK3、我们把SPI暂时按照单向来分析下面，我们分析SPI通讯1、nCS...
2019-07-09 10:10:05
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转载 跟着我从零开始入门FPGA（一周入门XXOO系列）-阻塞和非阻塞
话说大禹治水，因为他老爹治水失败被咔咔了，他不得已去顶缸。他也琢磨啊，其父也不是等闲之辈，没搞定，说明必须得换个法子，否则自己也得被大哥给嗝屁了。大禹父子治水，分别用的是阻塞和非阻塞的方法，下面我们就扯一下逻辑电路中的阻塞和非阻塞。通常所说的阻塞和非阻塞，指的是always块中的语句。always语句中有时序逻辑，也有组合逻辑。前者用非阻塞，后者用阻塞。其实“阻塞”这个术语，也是专门给软...
2019-07-09 09:51:05
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转载 跟着我从零开始入门FPGA（一周入门XXOO系列）-组合逻辑设计
组合逻辑是神马？所谓组合逻辑就是，一堆输入注定了一个(或多个)输出，明天你再送同样的这一堆输入，可以得到跟今天完全相同的结果。或者说，输出的值跟先前任何状态没有一毛钱的关系，只跟当前的输入有关系。来个最简单的：assign out = in1 & in2；这是个与门，out的值只跟in1和in2有关。这时候?语句很有作用了，比如assign out = sel ? in1 :...
2019-07-09 09:49:45
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转载 跟着我从零开始入门FPGA（一周入门XXOO系列）-Verilog语法
没错，我们就是拿C语言照猫画虎,下面是一个“老虎”的模型。我们一个个看他跟“猫”不一样的地方module nand( input in1, input in2, output out); wire tmp; assign tmp = in1 & in2; assign o...
2019-07-09 08:48:00
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转载 跟着我从零开始入门FPGA（一周入门XXOO系列）-5、同步和异步设计
（本连载共七部分，这是第五部分）作者：McuPlayer2013 （EETOP FPGA版块版主） 原帖地址：http://bbs.eetop.cn/thread-385362-1-1.html）以下是正文：5、同步和异步设计前面已有铺垫，同步就是与时钟同步。同步就是走正步，一二一，该迈哪个脚就迈那个脚，跑的快的要等着跑的慢的。异步就是搞赛跑，各显神通，尽最大力量去跑，谁跑得...
2019-07-09 08:34:07
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转载 一位资深老鸟的十年FPGA开发设计经验总结
大学时代第一次接触FPGA至今已有10多年的时间，至今记得当初第一次在EDA实验平台上完成数字秒表、抢答器、密码锁等实验时那个兴奋劲。当时由于没有接触到HDL硬件描述语言，设计都是在MAX+plus II原理图环境下用74系列逻辑器件搭建起来的。后来读研究生，工作陆陆续续也用过Quartus II、FoundaTIon、ISE、Libero，并且学习了verilogHDL语言，学习的过程...
2019-07-09 08:32:29
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转载 FPGA-----RTL模块基础概念（例解：异步复位、同步释放）
RTL在电子科学中指的是寄存器转换级电路（Register Transfer Level）的缩写，也叫暂存器转移...
2019-07-09 08:29:11
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转载 FPGA中亚稳态——让你无处可逃
1. 应用背景1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值。这段时间称为决...
2019-07-04 20:49:00
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转载 你真的会Xilinx FPGA的复位吗？
Get Smart About Reset: Think Local, Not Global。 对于复位信号的处理，为了方便我们习惯上采用全局复位，博主在很长一段时间内都是将复位信号作为一个I/O口，通过拨码开关硬件复位。后来也看了一些书籍，采用异步复位同步释放，对自己设计的改进。 不过自从我研读了Xilinx的White Paper后，让我对复位有了更新的认识。 One of ...
2019-07-04 17:29:22
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转载 FPGA设计中同步异步复位造成亚稳态问题的探讨
所谓亚稳态，是指“trecovery(recovery time)指的是原本有效的异步复位信号释放（对低电平有效的复位来说就是上跳沿）与紧跟其后的第一个时钟有效沿之间所必须的最小时间。tremoval(removal time)指的是时钟有效沿与紧跟其后的原本有效的异步复位信号变得无效之间所必须的最小时间。如果异步复位信号的上跳沿（以低电平有效为例）落在trecovery与tremoval的窗口...
2019-07-04 10:31:36
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转载 如何理解D触发器延迟一拍
D触发器在FPGA里用得很多，但我经常无法理解D触发器为什么能对数据延迟一个时钟周期（打一拍）。下面从信号处理的角度来谈一下我的理解。如发现理解有误，烦请留言指正。D触发器形如：`timescale 1ns/1psmodule d_flip_flop( input clk, input rst_n, input d, output reg q );...
2019-07-02 17:04:52
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转载 你真的会Xilinx FPGA的复位吗？
Get Smart About Reset: Think Local, Not Global。 对于复位信号的处理，为了方便我们习惯上采用全局复位，博主在很长一段时间内都是将复位信号作为一个I/O口，通过拨码开关硬件复位。后来也看了一些书籍，采用异步复位同步释放，对自己设计的改进。 不过自从我研读了Xilinx的White Paper后，让我对复位有了更新的认识。 One of t...
2019-07-02 09:41:41
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转载 FPGA中加减乘除运算
FPGA中有关加减乘除运算的位宽问题：1：在进行加减乘除运算时一定要注意位宽，保证足够大的位宽，防止数据溢出，如果溢出结果就会出现错误，尤其是加和乘运算，一定要计算好位宽（位宽的计算可以都取其最大值，看最大值计算后的位宽就是最大位宽，采用这个位宽数据就溢出不了）2：除法运算时：除法和减法都是缩小数据，得到的最后结果如果要比原来的位宽小的时候，那取数据的低位，把高位抛弃，取低位的位宽数...
2019-06-24 10:51:00
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转载 Xilinx-7系列FPGA架构学习 --- 深入理解LUT
Achievement provides the only real pleasure in life.有所成就是人生唯一的真正的樂趣。LUT的一个重要功能是逻辑函数发生器。本质上，逻辑函数发生器存储的是真值表（Truth Table）的内容，而真值表则是通过布尔表达式获得。在vivado中，打开网表文件，选择相应的LUT，在property窗口中可以看到真值表。从逻辑电...
2019-06-21 17:29:03
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转载 Xilinx-7系列FPGA架构学习 --- 深入理解LUT
Achievement provides the only real pleasure in life.有所成就是人生唯一的真正的樂趣。LUT的一个重要功能是逻辑函数发生器。本质上，逻辑函数发生器存储的是真值表（Truth Table）的内容，而真值表则是通过布尔表达式获得。在vivado中，打开网表文件，选择相应的LUT，在property窗口中可以看到真值表。从逻辑电...
2019-06-21 17:29:03
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转载 Xilinx-7系列FPGA架构学习 --- 深入理解LUT
Achievement provides the only real pleasure in life.有所成就是人生唯一的真正的樂趣。LUT的一个重要功能是逻辑函数发生器。本质上，逻辑函数发生器存储的是真值表（Truth Table）的内容，而真值表则是通过布尔表达式获得。在vivado中，打开网表文件，选择相应的LUT，在property窗口中可以看到真值表。从逻辑电...
2019-06-21 17:29:03
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转载 Xilinx-7系列FPGA架构学习 --- 深入理解LUT
Achievement provides the only real pleasure in life.有所成就是人生唯一的真正的樂趣。LUT的一个重要功能是逻辑函数发生器。本质上，逻辑函数发生器存储的是真值表（Truth Table）的内容，而真值表则是通过布尔表达式获得。在vivado中，打开网表文件，选择相应的LUT，在property窗口中可以看到真值表。从逻辑电...
2019-06-21 17:29:03
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转载 Xilinx-7系列FPGA架构学习 --- 深入理解LUT
Achievement provides the only real pleasure in life.有所成就是人生唯一的真正的樂趣。LUT的一个重要功能是逻辑函数发生器。本质上，逻辑函数发生器存储的是真值表（Truth Table）的内容，而真值表则是通过布尔表达式获得。在vivado中，打开网表文件，选择相应的LUT，在property窗口中可以看到真值表。从逻辑电...
2019-06-21 17:29:02
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转载 Xilinx-7系列FPGA架构学习 --- 深入理解LUT
Achievement provides the only real pleasure in life.有所成就是人生唯一的真正的樂趣。LUT的一个重要功能是逻辑函数发生器。本质上，逻辑函数发生器存储的是真值表（Truth Table）的内容，而真值表则是通过布尔表达式获得。在vivado中，打开网表文件，选择相应的LUT，在property窗口中可以看到真值表。从逻辑电...
2019-06-21 17:29:02
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转载 Xilinx-7系列FPGA架构学习 --- 深入理解LUT
Achievement provides the only real pleasure in life.有所成就是人生唯一的真正的樂趣。LUT的一个重要功能是逻辑函数发生器。本质上，逻辑函数发生器存储的是真值表（Truth Table）的内容，而真值表则是通过布尔表达式获得。在vivado中，打开网表文件，选择相应的LUT，在property窗口中可以看到真值表。从逻辑电...
2019-06-21 17:29:02
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转载 7series 逻辑单元理解
ug768和ug799文档介绍了7系列芯片中包含的基本逻辑单元，对其中常用的单元，进行下分析。1、IOBUF单元 （1）真值表 （2）用途 the design element is a bidirectional single-ended I/O Buffer used to connect internal logic...
2019-06-17 11:17:50
966
原创 vivado中调用notepad
1、notepad++与vivado关联打开vivado软件，选择菜单栏“Tools——>Options…”，在弹出的对话框中，选择General选项卡，如图1所示。图1 选择General选项卡拉动右边的滚动条到Text Editor栏目，选择“Custom Editor…”，如图2中的1所示。图2 定制编辑器1点击图2中的2，在弹出的对话框中，输入“not...
2019-06-12 15:28:18
7402
转载 ZYNQ基础系列（一） AXI总线通信
PS-PL通信之AXI总线在ZYNQ开发过程中，PS与PL之间的通信是不可避免的，除了MIO与EMIO通信外，还有一种更高速的接口与ARM核通信。本章将创建并测试一个基于高速...
2019-06-12 11:55:57
633
转载 通过RTL电路深入理解阻塞赋值和非阻塞赋值的区别
原文链接： http://blog.sina.com.cn/s/blog_6c7b6f030101hl9t.html稍微接触过Verilog HDL的都对阻塞与非阻塞赋值略知...
2019-06-11 16:32:56
2335
转载 Zynq-7000能干什么
Zynq-7000能干什么1 背景知识因为Zynq-7000 PS(Processing System)端嵌入了Cortex-A9 ARM 处理核以及PL(Programmable Logic)端为基于Kintex-7或者Artix-7的FPGA架构使得Xil...
2019-06-11 11:41:36
2503
转载 第五篇：mig读写时序下板实现
FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。软件使用Vivado 2018.1...
2019-06-11 11:23:45
941
转载 第四篇：vivado mig IP的仿真
FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。软件使用Vivado 2018.1...
2019-06-11 11:21:23
2810
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转载 第三篇：mig IP用户读写时序
FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。软件使用Vivado 2018.1...
2019-06-11 11:17:31
1881
转载 第二篇：mig IP的创建
FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。软件使用Vivado 2018.1...
2019-06-11 11:12:54
1044
2
JLinkV8V9OB解决j-link-is-defective，j-link clone
2023-08-05
Borland C++3.1
2010-06-01
6脉冲和12脉冲整流
2008-12-16
空空如也
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