- 博客(16)
- 资源 (2)
- 收藏
- 关注
RSS订阅原创 Verilog HDL抢答器设计
设计的内容1 用EDA实训仪的I/O设备和PLD芯片实现智能电子抢答器的设计2 智能电子抢答器可容纳4组参赛者抢答，每组设一个抢答器3 电路具有第一抢答信号的鉴别和锁存功能。在主持人将复位按钮按下后开始抢答，并用EDA实训仪上面的八段数码管显示抢答者的序号，同时扬声器发出“嘟嘟”的响声，并维持3秒钟，此时电路自锁，不再接受其他选手的抢答信号4 设置计分电路，每组开始时设置为6分，抢答后由主持人计分，答对一次加1分，错一次减1分。系统设计要求本设计的具体要求是：(1) 设计制作一个可容纳四组参赛
2020-07-16 22:32:52
8372
2
原创 智力竞赛抢答器 Verilog HDL 建模*（二）
计数模块计数模块，比赛中要求第一抢答者在规定时间内回答问题，系统开始 30 秒倒计时，倒计时完毕发出响声，若能在规定时间内完成，由主持人按使能开关停止倒计时，不发出响声。计数模块的源程如下：else if (clk == 1’b1)beginif (en == 1’b1)beginll <= ll - 1 ;if (ll == 4’b0000)beginll <= 4’b1001 ;hh <= hh - 1 ;if (hh == 4’b0000 & ll ==
2020-07-16 22:30:23
1011
原创 智力竞赛抢答器 Verilog HDL 建模
设计题目： 智力竞赛抢答器 Verilog HDL 建模设计要求： 1、 5 组参赛者进行抢答；2、 当抢先者按下按钮时，抢答器能准确判断，并以声、光标志（模拟）。要求声响、光亮时间为 3s 后自动结束；3、 抢答器应具有互锁功能，某组抢答后能自动封锁其他各组进行抢答；4、 具有限时功能，分 5s 、 10s 、 15s 三档时间，时间到自动发出声响，且计时时间通过数码管显示（以 7 段译码输出、动态扫描方式）；5、 犯规、违章警告信号（如主持人未说 “ 开始抢答 ” ，抢答
2020-07-16 22:28:03
3155
1
原创 智力竞赛抢答器Verilog HDL设计
设计任务智力竞赛抢答器Verilog HDL要求有6位参赛者进行抢答，有六个抢答信号进行抢答。当有抢答选手按下抢答键后系统能够快速准确的判断是那一组选手按下了抢答信号，由于系统比较小，速度比较快一般不会有同时按下的可能，所以只有六种状态，然后系统能够根据这六种状态进行适时的显示和提示。当有选手按下以后就对抢答信号进行锁存，其他选手的输入无效。然后就是对抢答进行时间限制了，根据设定的时间进行倒计时，当倒计时完成还没有人抢答的时候系统发出警报声音提示时间已经到了。当有选手在主持人未按下抢答键抢答时视为超前抢答
2020-07-16 22:24:40
4146
原创 基于 FPGA乒乓球比赛游戏机设计
乒乓球游戏机 系统组成乒乓球比赛游戏机的组成如图1 所示。比赛规则约定:五局三胜; 1 分一局; 裁判发出比赛开始信号,触发FPGA 内部随机数发生器模块产生首次发球权方;比赛进行中,选手连续两次获得发球权后, 发球权交予 对方,如未获发球权方发球, 裁判端犯规音响电路鸣响;6 个LED 排列成行模拟乒乓球台（因为我的开发板上只有6个LED灯，比赛开始时候 中间两个灯亮 ，如果有条件的话有10来个灯最好了）; 点亮的LED 模拟乒乓球,受 FPGA 控制从左到右或从右到左移动; 比赛选手通过按钮输入模拟击
2020-07-16 22:23:33
3092
1
原创 Verilog语言乒乓球机8段译码器
设计一个由甲、乙双方参赛，有裁判的 3 人乒乓球游戏机。（ 2 ） 用 8 个 LED 排成一条直线，以中点为界，两边各代表参赛双方的位置其中一只点亮 LE 指示球的当前位置，点亮 LE 依此从左到右，或从右到左其移动的速度应能调节当“球点亮的那 LED 运动到某方的最后一位时，参赛者应能果地按下位于自己 一方的按钮开关，即表示启动球拍击球。若击中，则球向相反方移动；若未击中，则对方分一方得分时，电路自动响秒，这期间发球无效，等铃声停止后能继续比赛设置自动记分电路，甲、乙双方各位数码管进行记分显
2020-07-16 22:22:16
744
原创 Verilog语言乒乓球机7段译码器（三）
仿真编译完成后仿真如图图 4A 方先发球， B 方在恰当的时刻击球成功，当球回到 A 方时， A 方没有及时接到球的仿真波形图 5A 方两次成功发球后 B 方都没有接到球， A 方得 2 分的仿真波形图图 6B 方成功发球后， A 方在恰当的时刻成功接到球，而 B 方没有接到球的情况3 、实验调试结果通过调试我们可以观察到， 8 个 LED 排成一条直线，以中点为界，两边各代表参赛双方的位置，其中一只点亮的 LED 指示球的当前位置，点亮的 LED 依此从左到右，或从右到左，其移动的速度应
2020-07-16 22:21:06
310
原创 Verilog语言乒乓球机7段译码器（二）
设计步骤和调试过程1 、模块设计和相应模块代码（ 1 ） 发球选择模块 的设计游戏开始时，必须先决定发球权在哪一方。同时，在游戏进行的过程中，必须能够正确交换甲乙双方发球权。相应的代码如下：module Permissions(clk,res,in1,in2,out1,out2,en_jia,en_yi);input clk,res,in1,in2;output out1,out2,en_jia,en_yi;reg out1,out2,en_jia,en_yi;wire w1,w2,a,b;
2020-07-16 22:20:04
1160
1
原创 Verilog语言乒乓球机7段译码器
EDA 技术是现代电子设计领域的一门技术，它提供了基于计算机和信息技术的电路设计方法，不依托其他设计工具，仅以计算机为工具，在 EDA 软件上完成设计、编译、仿真。 EDA 技术正以空前的发展速度和规模渗透到各行各业。在这个快节奏生活的社会，人们外出的休闲娱乐活动越来少，而越来越多的电子游戏解决了这个问题，人们可以在家中玩各种休闲娱乐节目。所以设计了基于 FPGA 的两人乒乓球游戏机，让人们能在忙碌中有时间体验下体育节目的乐趣。 FPGA 器件具有高开发周期短，高集成度，现场可修改等特点，因此十分有必要对
2020-07-16 22:18:50
1249
1
原创 FPGA的六层电梯控制器Verilog语言（二）
3设计内容3.1基本状态设计1、采用信号并置处理很多输入信号的方式：always @(call_up_1 or call_up_2 or call_up_3 or call_up_4 or call_up_5)up_all={1’b0, call_up_5, call_up_4, call_up_3, call_up_2, call_up_1};//将各下降请求信号实时地合并(1楼为底层,无下降请求,考虑到通用性,将第1位填零)always @(call_down_2 or call_down_
2020-07-16 22:15:59
2570
1
原创 FPGA的六层电梯控制器Verilog语言
一、设计要求设计一个六层楼自动电梯控制器，电梯内有六个输入按钮响应用户的上下楼层请求，并有八段数码管显示电梯当前所在楼层位置；在每层电梯入口处设有请求按钮开关，指示用户的上或下的请求。由电机正反转控制电梯的上下运动，超载或关门中断由压力传感器传来信号给控制装置。电梯工作过程共有9种状态：等待、上升、下降、开门、关门、停止、休眠、超载报警以及故障报警状态。一般情况下，电梯工作起始点是第一层，起始状态是等待状态，启动条件是收到上升请求。控制电路应能记忆所有楼层请求信号，并按方向优先控制规则依次响应：运行过程
2020-07-16 22:14:43
4687
4
原创 验证的VerilogHDL源代码
验证 的 VerilogHDL 源代码：`timescale 1ns/100ps // 时间的单位与时间的精度module test;reg clk,reset,start;wire [6:0] hex0,hex1,hex2,hex4,hex5,hex6,hex7;PIS_QQ_LX main(.reset(reset),.start(start),.clk(clk),.hex0(hex0),.hex1(hex1),.hex2(hex2),.hex4(hex4),.hex5(hex5),.hex
2020-07-16 22:10:09
695
原创 数码管显示模块代码实现
数码管显示模块：3.6.1，数码管显示模块的框图：3.6.2，数码管显示的 VerilogHDL 源代码：module display (clk_1,lch,reset,jishi,fee,hex0,hex1,hex2,hex4,hex5,hex6,hex7);input clk_1,lch,jishi,fee,reset;output hex0,hex1,hex2, hex4, hex5, hex6, hex7;wire reset;wire [7:0] lch;wire [7:0] ji
2020-07-16 22:09:25
1852
原创 计时模块的 VerilogHDL 源代码
计时模块的 VerilogHDL 源代码：module js(reset,start,clk_1,jishi,jishi_1);input reset,start,clk_1;output jishi,jishi_1;reg [5:0] count1,count2;reg [7:0] jishi,jishi_1;always@(negedge reset,posedge clk_1)beginif(!reset)begincount2=6’b000000;count1=6’b00000
2020-07-16 22:08:45
875
原创 基于FPGA的出租车计价器设计verilog
系统规范 ：2.1 ， 出租车计价器的要求 ：◇ 出租车起步价为8元，行驶过程中大于两公里后每公里1元，中途停止等待时间累计大于三分钟后按每3分钟1元计价 。◇ 计价系统里程显示范围为：099公里，分辨率1公里。计价费用显示范围为：0999元，分辨率1元。等待计时器显示范围为：0~60分钟，分辨率1分钟。2.2计价系统原理 ：出租车载客后，启动计费器，整个系统开始运行，里程计数器和时间计数器从 0 开始计数，费用计数器从8开始计算。再根据行驶里程或停止等待的时间按以上的标准计费。若在行驶状态，则计
2020-07-16 22:07:33
7423
1
原创 51单片机抢答器设计
设计以八路抢答为基本理念。考虑到依需设定限时回答的功能，利用AT89C51单片机及外围接口实现的抢答系统，利用单片机的定时器/计数器定时和记数的原理，将软、硬件有机地结合起来，使得系统能够正确地进行计时。同时使液晶显示屏能够正确地显示时间，并且给出指令的提示，扬声器发生提示。系统能够实现：在抢答中，只有开始后抢答才有效，如果在开始抢答前抢答为无效；抢答限定时间和回答问题的时间可在1-99s设定；可以显示是哪位选手有效抢答和无效抢答，正确按键后有声音的提示；抢答时间和回答问题时间倒记时显示，满时后系统计时有声
2020-07-16 22:05:06
2155
1
testspeed.zip
2020-07-16
MATLAB数据分析与多项式计算
2020-05-08
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人