Footprints明轩-CSDN博客

原创 proteus8.9 示波器放大

1. 打开放大：Windows徽标键 + 加号2. 取消放大：Windows徽标键 + ESC

2024-03-08 17:37:25 805

原创 MFC中的Button修改颜色的方法

【代码】MFC中的Button修改颜色的方法。

2023-09-06 16:21:18 1570

原创 MFC删除Button控件具体操作

【代码】MFC删除Button控件具体操作。

2023-09-06 13:47:19 774

Verilog与C语言包含头文件类似的预编译指令包括以下：`define`include`ifdef`elsif`else`endif需要注意** `define指令后面对.vh文件的引用必须包含文件的绝对路径**！下面是使用预编译指令的一个实例。head.vh文件代码//head.vh//`define CAL_SUM`define CAL_MINUScal.v文件代码//cal.v`include "D:\\fengtao\\study\\models

2022-04-14 17:15:10 2164 1

原创 Verilog——一个简单仲裁器的实现

Verilog——一个简单轮询仲裁器的实现仲裁器基本功能仲裁器(arbiter) 的主要功能是，多个source源同时发出请求时，根据当前的优先级来判断应响应哪一个source。仲裁器分为轮询仲裁器(Round-Robiin)和固定优先级仲裁器(Fixed-Priority)。轮询仲裁器对各个source的响应优先级随各个source请求轮询变化，最终对各个source的优先级是较为均衡的。轮询仲裁的规则是当0、1、2、、、N-1个source信号源同时向仲裁器发出请求时，初始情况下source 0

2022-04-12 15:03:28 3787 2

原创 Python pip install 下载出错的解决办法

通过清华Python第三方库，下载安装包进行安装的具体实现方法

2022-02-06 10:50:02 2207

原创 Verilog——格雷码和二进制码转换的Verilog实现

格雷码和二进制码转换的Verilog实现1. 二进制码转换为格雷码：转换原则：格雷码最高位gray[N]等于二进制码最高位gray[N]，格雷码第n位等于二进制码第(n+1)位异或二进制码第n位，n∈[0,N-1]，即:gray[N] = binary[N]gray[n] = binary[n+1] ^ binary[n], 其中n∈[0,N-1]二进制码转换为格雷码的verilog模块实现：`timescale 1ns/1psmodule bin2gray#( par

2021-11-26 17:39:45 2736 2

原创 Git极简操作指南（gitee）

Git极简操作指南（gitee）1.最简单的创建(init)、加入(add)、提交(commit)、查看(log)、推送至gitee(remote & push)依次输入以下命令：git initgit add 文件名.xgit commit -m "注释"git loggit remote add origin https://gitee.com/<gitee账号>/<仓库>.gitgit push -u origin mastergitee推送的rem

2021-09-02 17:49:08 187

原创廖雪峰Git教程命令简要记录

廖雪峰Git教程命令简要记录1.创建版本库命令作用重要性***makdir xxx新建xxx目录cd xxx进入xxx目录pwd显示当前目录路径ls -ah显示当前目录的文件vi xxx.txt打开文件xxx.txt进行编辑*cat XXX.txt查看文件xxx.txt**git init将当前目录设置为git管理目录*git add xxx.txt将文件xxx.txt加入到暂存库***git

2021-07-27 16:15:53 160

原创 Verilog——Chipscope简单实用的使用方法（基于ISE14.7 ）

Chipscope使用方法记录FPGA程序设计也避免不了需要进行在线调试工作，但是与单片机或DSP的在线调试工作相比，FPGA的在线调试工作要复杂一些。XILINX的ISE提供了Chipscope工具进行在线调试，在此记录Chipscope的在线调试方法。Chipscope在线调试主要分为两个步骤：生成Chipscope文件项目中Chipscope在线调试1. 生成Chipscope文件最后生成的四个文件分别是：chipscope_ila.vchipscope_ila.ngc

2021-07-23 11:26:03 4974

原创 Python图像处理学习记录

Python图像处理学习记录1.Python中的list和numpy中的array的区别python中的list和numpy中的array是完全不一样的两个东西，list可以存放不同类型的数据，比如int、float和str，甚至布尔型；而一个numpy数组中存放的数据类型必须全部相同，例如int或float。在list中的数据类型保存的是数据的存放的地址，即指针而非数据(底层是C语言，这样想想也很正常)，例如a=[1,2,3,4]需要4个指针和四个数据，增加了存储和消耗cpu，而a=np.a

2021-05-22 08:45:25 195

原创 ISE 启动Modelsim的xilinxcorelib_ver错误

ISE 启动Modelsim的xilinxcorelib_ver错误使用ISE启动Modelsim已经很多次了，都很顺利，可是今天突然出现错误，：# ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at"xilinxcorelib_ver".# No such file or directory. (errno = ENOENT)# ** Error: (vsim-19) Failed to access librar

2021-05-20 10:48:17 1064 2

原创 OpenCV4.0在visual studio 2017的初次配置

本文档记录opencv4.0在visual studio2017的初次配置方法。

2021-05-07 11:11:24 468 1

原创 Verilog——时钟3分频

简单实现一个对输入时钟的3分频。相信2分频可能是一个FPGA的初学者最先实现的模块了，但是心里一直有个疑问，3分频如何实现？最近无意中在网络上发现了一个讲解3分频实现的博客，按其方法在Vivado上实现了3分频。

2021-03-24 17:46:53 2826 3

原创图像处理——引导均值滤波

引导均值滤波%% guided_filtering.m%功能：引导均值滤波clc;close all;% 图像输入I = imread('t3.bmp');[R, C] = size(I);figure(1), imshow(I), title('原图');% CLAHEI_clahe = adapthisteq(I);figure(2), imshow(I_clahe), title('clahe-限制对比度自适应直方图均衡化-默认参数');% 滤波filter = fs

2020-11-27 16:29:34 164

原创图像处理——简单膨胀的Matlab实现

图像处理-简单膨胀处理的Matlab实现%% 膨胀函数% 功能：对输入二值图像的进行膨胀，返回膨胀后的二值函数% 输入：1) I, 二值图像，R×C二值二维数组；% 2) N, 膨胀系数，正奇数。% 输出：1) I_dilate, 膨胀后的二值图像。function [I_dilate] = f_dilate(I, N)[R, C] = size(I);E = (N - 1) / 2;I_dilate = I;for i = (1 + E) : (R - E) for

2020-11-26 15:08:27 3422 1

原创 Verilog——阻塞非阻塞用法分析

阻塞和非阻塞复制总是容易把人绕晕，已经使用Verilog编程一段时间了，现在终于感觉清楚了一点阻塞和非阻塞赋值的具体规则：不论是组合逻辑还是时序逻辑，always块中的被赋值变量必须为reg型；alwyas@(posedge clk)类似的语句用来描述时序逻辑，赋值使用非阻塞赋值 “<=”；always @(*)语句用来描述复杂的组合逻辑电路，赋值使用阻塞赋值 “=”；assign语句只能描述组合逻辑，被赋值变量为wire型，赋值使用阻塞赋值 “=”；...

2020-11-18 10:10:06 617 1

原创 Verilog——FPGA按键去抖操作

FPGA按键去抖操作目标Verilog编程语言，实现按键去抖。模块：key_delay，模块可以输入按键去抖延迟时间参数。输入：时钟、复位、按键信号 key_in输出：去抖后的按键信号 key_out代码模块实现代码：module key_delay#( parameter FREQ = 200 ,//MHz, 晶振频率 parameter DLY_TIME = 20_000 //us,

2020-11-17 17:11:41 2604 4

原创 Verilog——基于状态机的串口收发模块的实现

基于状态机的串口收发模块的实现前言作为一个FPGA的初学者，实现一个完美的串口收发功能一直是心中的一个小小愿望。之前看过其他许多实现串口功能的Verilog代码，感觉它们都有或大或小的缺陷，例如有的代码看起来十分不严谨、结构混乱，有些代码可读性差，想要把它们读懂做一些修改十分困难。自己动手完成了一个较为满意的串口接收、发送模块，并在黑金的AX309试验板上进行了测试，接收到一帧数据后能够完整地将数据发回，数据帧长度达到256字节未出现任何错误。串口发送进行串口调试，首先应实现的串口发送模块。为了提高

2020-07-13 17:31:26 3203 4

原创 Verilog——双向IO口的FPGA实现

双向IO口的FPGA实现双向IO口的Verilog试验主要功能模块代码仿真代码仿真结果双向IO口的Verilog试验主要功能主模块定义如下：module stg#( parameter WIDTH = 7)( input clk , input ...

2020-03-31 10:44:08 5384

转载 ADC转换速率kSPS定义

ksps(kilo Samples per Second) 表示每秒采样千次，是转化速率的单位。所谓的转换速率(Conversion Rate)是指完成一次从模拟转换到数字的AD转换所需的时间的倒数。积分型AD的转换时间是毫秒级属低速AD，逐次比较型AD是微秒级属中速AD，全并行/串并行型AD可达到纳秒级。采样时间则是另外一个概念，是指两次转换的间隔。为了保证转换的正确完成，采样速率(Samp...

2019-07-31 15:53:45 15119

转载转载CSDN博客方法（转载）

在参考“如何快速转载CSDN中的博客”后，由于自己不懂html以及markdown相关知识，所以花了一些时间来弄明白怎么转载博客，以下为转载CSDN博客步骤和一些知识小笔记。参考博客原址：http://blog.csdn.net/bolu1234/article/details/5186...

2019-07-25 09:34:07 91

转载同步FIFO的Verilog实现（转载）

2019-07-24 17:46:13 463 2

原创 github最简洁操作

github最简洁操作新建并clone一个git远端的工程，以QuadRotor工程为例：git clone https://github.com/family5love/QuadRotor.gitpush (上传)同步代码：上传文件前需要先通过cd命令将master转移到当前工程目录下添加（到本地）：git add --all提交（到本地）：git commit -m “...

2019-06-27 16:01:35 137

原创 MarkDown 简要教程

MarkDown 简要教程1.标题如果一段文字被定义为标题，只要在这段文字前加 # 号即可，注意# 号后必须有一个空格。1个#为一级标题，2个#为二级标题，共支持六级标题。eg:一级标题二级标题三级标题…2.列表列表的显示只需要在文字前加上 - 或 * 即可变为无序列表，有序列表则直接在文字前加1. 2. 3. 符号要和文字之间加上一个字符的空格。例如：eg:姓名性...

2019-04-17 19:54:14 121

原创 Python的pip3的作用与用法

Python的pip3的作用与用法Python的库文件非常丰富，使用pip3命令可以很方便的下载安装这些库文件。Windows下pip3 命令使用方法：运行CMD进入Python安装的目录下的Scripts文件夹，例如：D:\Programs\Python\Python37\Scripts在CMD中输入 pip3 install XXX即可，例如安装pillow库只需输入：d:...

2019-04-17 19:36:54 5808

原创我的OpenGL学习记录1

刚刚开始自学OpenGL，记录一点学习过程遇到的问题和收获，帮助自己也帮助别人。首先，这里有一点OpenGL的安装方法和入门的资料：http://download.csdn.net/detail/family5love/4308943照着上面的方法可以很容易地将OpenGL安装到Visual Stdio 2005中，照着资料里面的一点代码运行一下，一个静态的矩形就绘制出来了。学习教

2012-05-24 19:50:37 436 2

原创 (转载)常见的几种恒流电源

原文地址：http://forum.eepw.com.cn/thread/153530/1恒流电路有很多场合不仅需要场合输出阻抗为零的恒流源，也需要输入阻抗为无限大的恒流源，以下是几种单极性恒流电路：类型1：特征：使用运放，高精度输出电流：Iout=Vref/Rs 类型2：特征：使用并联稳压器，简单且高精度输出电流：Iout=Vref/Rs

2010-02-24 14:08:00 2096