ALIFPGA-CSDN博客

原创 FPGA在其他领域的应用(三)

广播领域：专业的A/V(音频/视频)，和演播室行业正在经历着激动人心的变化，例如，UHD/8K (超高清)视频、多平台内容交付、IP网络传输和云计算。2016里约奥运会使用4K分辨率视频播放，而日本计划在2020东京奥运会是用8K分辨率视频同步播放。此外，在线视频流服务现在可以向观众提供4K和4K HDR(高动态范围图像)分辨率视频内容。HDR技术媒体标

2017-09-28 08:49:09 5977

原创 FPGA与数字图像处理技术

数字图像处理方法的重要性源于两个主要应用领域：改善图像信息以便解释。为存储、传输和表示而对图像数据进行处理，以便于机器自动理解。图像处理(image processing)：用计算机对图像进行分析，以达到所需结果的技术。又称影像处理。一般指数字图像处理。数字图像是指用工业相机、摄像机、扫描仪等设备经过拍摄得到的一个大的二维数组，该数组的元

2017-09-17 08:44:55 6053

原创 FPGA在AD采集中的应用

AD转换，也叫模数转换，是将模拟信号转换为数字信号。目前包括电脑CPU，ARM，FPGA，处理的信号都只能是数字信号，所以数据信号在进入处理芯片前必须要进行AD转换。在高速的AD转换中，FPGA以其高速的处理能力，并行的运行结构，丰富的IO资源，往往承担者不可替代的作用。下面给出一个实际的设计方案。AD芯片的时钟为25M，FPGA内部系统时钟频率为100M，FPGA内部处理

2017-09-14 13:52:46 17492

原创 FPGA配置方式

FPGA有多种配置/加载方式。粗略可以分为主动和被动两种。主动加载是指由FPGA控制配置流程，被动加载是指FPGA仅仅被动接收配置数据。最常见的被动配置模式就是JTAG下载bit文件。此模式下，主动发起操作的设备是计算机，数据通路是JTAG，FPGA会被动接收数据，根据需要的操作来进行更新FPGA配置。而上位机如何获取配置数据就非常灵活了，可能是本地运行EDA工具生成的，也可以是网络/US...

2018-10-30 09:16:44 2799

原创更新镜像

更新镜像这一概念，会有两个完全不一样的概念，需要先说清楚。1.更新FPGA的配置这种方案对应Xilinx的bit文件下载和Intel(Altera)的sof文件下载，更新的是FPGA的配置，立即生效。这种方案存在的问题是配置过程中，FPGA的原有配置会被清除掉。此时系统可能做出不正确的反应。例如使用FPGA实现的PCIE设备可能会由于重配置导致PCIE功能失效，部分服务器检测到PCIE...

2018-10-29 08:22:08 699

在这个强调智能与联网的时代，可编程逻辑栅阵列（FPGA）已经成为一个重要且不可或缺的元件。以全球500亿个联网设备，一年所产生的数据量将不计其数。从数据中心、5G通讯、虚拟网络功能，到嵌入式系统，FPGA都能在设备以及云端之间，扮演重要的角色。而从边际运算到云端应用，FPGA也正不断的成长，包括FPGA、GPU与ASIC等加速器市场，将在2021年达到200亿市场规模。而估计到了2022年，...

2018-10-10 10:05:33 437

原创 FPGA远程更新之限制条件

FPGA可重配置带来了很高的灵活性，所以基于FPGA的设计/产品往往也会有后期更新/升级的需求。同时，需要更新/升级的FPGA板卡由于物理条件的限制，可能无法现场升级。比如：1.FPGA板卡部署在异地机房中，无法随时进入机房进行升级（异地来回成本及机房不允许随便出入的限制）。2.FPGA板卡部署在相对复杂的环境中，例如无线通信设备安放在通信塔台上，或者客户手中的设备无法由供应商一一回收...

2018-10-09 08:53:45 2497

原创异步FIFO格雷码与空满

在传递读写时钟域的指针使用格雷码来传递，如何把二进制转换为格雷码，格雷码是如何判断读空写满呢？二进制码转换成二进制格雷码，其法则是保留二进制码的最高位作为格雷码的最高位，而次高位格雷码为二进制码的高位与次高位相异或，而格雷码其余各位与次高位的求法相类似。这样就可以实现二进制到格雷码的转换了，总结就是移位并且异或，verilog代码实现就一句：assign wgraynext = (wb...

2018-10-08 08:24:01 3541

原创异步FIFO空满设计延迟问题

由于设计的时候读写指针用了至少两级寄存器同步，同步会消耗至少两个时钟周期，势必会使得判断空或满有所延迟，这会不会导致设计出错呢？异步FIFO通过比较读写指针进行满空判断，但是读写指针属于不同的时钟域，所以在比较之前需要先将读写指针进行同步处理。将写指针同步到读时钟域再和读指针比较进行FIFO空状态判断，因为在同步写指针时需要时间，而在这个同步的时间内有可能还会写入新的数据，因此同步后的...

2018-09-25 10:13:53 3419 4

转载从云端到边缘 AI推动FPGA应用拓展

近日，全球最大的FPGA厂商赛灵思宣布收购深鉴科技的消息，引发人工智能芯片行业热议，这也是首起中国AI芯片公司被收购的案例。值得注意的是，收购深鉴科技的赛灵思在2018年下半年重点发展方面是汽车自动驾驶。FPGA市场的竞争正在发生变化，其中最引人瞩目的趋势就是应用领域不断拓宽。传统上，FPGA的应用很大程度受到通信市场主导，但随着人工智能、大数据、云计算、智能汽车以及物联网边缘计算的发展，...

2018-09-21 08:51:47 835

原创异步FIFO跨时钟域亚稳态如何解决？

跨时钟域的问题：前一篇已经提到要通过比较读写指针来判断产生读空和写满信号，但是读指针是属于读时钟域的，写指针是属于写时钟域的，而异步FIFO的读写时钟域不同，是异步的，要是将读时钟域的读指针与写时钟域的写指针不做任何处理直接比较肯定是错误的，因此我们需要进行同步处理以后进行比较。解决方法：两级寄存器同步 + 格雷码同步的过程有两个：（1）将写时钟域的写指针同步到读时钟域，将同步后的...

2018-09-19 07:58:06 4977

转载 FPGA该如何应对ASIC的大爆发？

有人认为，除了人才短缺、开发难度较大，相比未来的批量化量产的ASIC芯片，FPGA在成本、性能、功耗方面仍有很多不足。这是否意味着，在ASIC大爆发之际，FPGA将沦为其“过渡”品的命运？安路科技市场与应用部副总经理陈利光表示，上面这几大难题肯定有突破的空间，从成本来看，其主要受到技术和市场两大因素的影响。一方面，高端FPGA只有两家公司能提供，市场有效竞争不足，导致成本较高。未来随着国产...

2018-09-18 08:15:30 478 1

原创异步FIFO中空满信号如何产生？

异步FIFO中，空满信号该如何产生呢？在复位的时候，读指针和写指针相等，读空信号有效（这里所说的指针其实就是读地址、写地址）当读指针赶上写指针的时候，写指针等于读指针意味着最后一个数据被读完，此时读空信号有效。写满信号：当写指针比读指针多一圈时，写指针等于读指针意味着写满了，此时写满信号有效。问题a：我们会发现读空的条件是写指针等于读指针，写满的条件也是写指针等于读指针，到底如何区分...

2018-09-17 10:42:22 6814

原创硬件的思维

读者如果学习了verilog，并且有了一定的实践经验的话应该强烈的感受到，verilog和软件（诸如C/C++）有着本质且明显的差别，是一条不可跨越的鸿沟。所以初学者把C和verilog拿来作比较是完全没用的，甚至会把初学者绕晕，影响学习效率的提高。虽然verilog比硬件更抽象，但是最终实现的结果就是一堆硬件电路。所以评价一个verilog代码的好坏不是看代码量多少，而是看最终实现的功能...

2018-09-13 09:25:22 526

转载何为眼图

在对高速串行数字信号进行测试和验证的场合，我们会用示波器测试眼图，从而判别对应信号的质量、设备的稳定度、信道质量，从而判别出哪里出了问题。眼图文章从以下几个问题来讨论：什么是眼图、眼图用在什么场合、反映了波形什么信息，会通过例子具体分析眼图含义。眼图（英语：eye pattern）是电信系统的一种示波器显示，显示接收器上的数字信号，而以资料速度来触发水平的更新，在许多不同的编码系统下，...

2018-09-12 08:15:14 3962

转载强大的晶体管

超300亿晶体管——3倍于最高端服务器CPU如果让大家猜晶体管最多的芯片是什么？很多朋友可能会回答是最高端的服务器CPU，一般这种带了超大规模片内CACHE具备几十个内核的CPU大约有100多亿个晶体管，非常吓人。可是面对最高端的FPGA来说实在是小巫见大巫，INTEL STRATIX 10 FPGA顶级型号内部有超过300亿个晶体管，数量是前者的2倍到3倍。现在FPGA趋势是包罗万象，除...

2018-09-11 09:22:16 540

转载 FPGA--数字芯片之母

这个世界先有鸡还是先有蛋？没有人知道答案。但是如果有人问ess9018、ak4497、cs43198这些高端SIGMADELTA架构DAC的妈妈是谁？我们可以回答您:它们都有一个同样的妈，名字叫做FPGA。FPGA是什么？FPGA的全称是Field－Programmable Gate Array，翻译成中文就是现场可编程门阵列，详细的名词解释一堆，看了让外行摸不着头脑，我们的理解它就是...

2018-09-05 13:26:44 782

原创方波中的毛刺

在FPGA设计中，经常要对外部输入的信号捕捉上升沿。在某些设计中，外部输入信号为方波信号，由比较器输出。如上图，比较器输出方波后，电路设计欠佳，产生抖动，下降沿产生毛刺，如果FPGA逻辑设计不好，容易在方波下降沿时再次捕捉到上升沿。在电路无法更改的情况下，只能更改FPGA逻辑设计，过滤毛刺。在捕捉边沿中通常使用以下逻辑：时序逻辑：always@(posedge sy...

2018-09-04 08:02:04 4768

原创运放，运放

在FPGA高速采集中，除了外部的AD芯片之外，最重要的是运放，因为必须将微小信号放大后才能进入AD，转换出数字信号。运放设计如上图，外部输入微小电流信号，通过电阻R1取电，转换为电压，请注意R1阻值，以与信号源进行阻抗匹配。C1和R2组成高通滤波器，滤除不需要的高频信号。电位器R4和电阻R3、R5、R6组成直流偏置调零电路。R7和R8组成负反馈电路，进行信号放大。OPA...

2018-09-03 08:00:47 1162 1

转载解决标准FPGA资源丰富却浪费的问题

FPGA以计算速度快、资源丰富、可编程著称，之前一直应用于高速数字信号领域和ASIC验证。随着逻辑资源的丰富和编程工具的改进，FPGA在机器学习和硬件加速上得到越来越多的重视，目前数据中心已经大量采用，大数据、云计算领域逐步采用FPGA器件。但是除了这些对计算能力和逻辑资源要求很高的应用，市面上还有很多功能简单的小型应用，如果采用现有的“大而全”的FPGA产品，不仅价格昂贵，而且资源浪费。于是...

2018-08-30 08:37:01 2408

转载国产FPGA市场分析该如何破局

2018年上半年对于中国半导体行业而言是多事之秋，发生了几件让国人深入思考的大事。我作为IC产业的逃兵，最近也在思考很多的问题，包括资本市场、集成电路行业和研究所的一些不成熟的想法。　　2008年进入华中科技大学电子系，中科院半导体所毕业后进入联发科从事手机芯片开发（没错，就是卖的不怎么好的X30）。离开MTK之前有一段小插曲，招我进联发科的老大后来自己出来创业做安防芯片，当时喊我去他的团...

2018-08-27 07:40:05 1385

原创流行的FPGA的上电复位

在实际设计中，由于外部阻容复位时间短，可能无法使FPGA内部复位到理想的状态，所以今天介绍一下网上流行的复位逻辑。在基于verilog的FPGA设计中，我们常常可以看到以下形式的进程：信号rst_n用来对进程中所用变量的初始化，这个复位信号是十分重要的，如果没有复位，会导致一些寄存器的初始值变得未知，如果此时FPGA就开始工作的话，极易导致错误。那么，这个复位信号来自何处？难道...

2018-08-24 07:09:35 2865

转载 FPGA能代替CPU架构吗？

你还没听过FPGA？那你一定是好久没有更新自己在企业级IT领域的知识了。今天笔者就和大家聊聊何为FPGA？FPGA主要应用场景是什么？有人说FPGA是替代传统CPU和GPU的未来，你信吗？FPGA全称现场可编程门阵列（Field－Programmable Gate Array），最初作为专用集成电路领域中的一种半定制电路而出现的，具有一定的可编程性，可同时进行数据并行和任务并行计算，在处理...

2018-08-23 07:25:54 1649

原创节省编译时间

FPGA到最后自然是规模越来越大，编译时间越来越长。解决问题的方法通常来说应该从工具和设计入手。先把模块分好，port上能用REG隔离最好，尽量切断跨模块的组合逻辑。把一个模块的大小控制在中度规模，调试时一个模块一个模块来，调通的模块都用edf网表代替，节省综合时间。在P&R阶段，看模块的功能，可以设置各个模块的优化策略，低速小面积的就放松了布。在调试时，如果改动不大，就用增量...

2018-08-21 08:25:03 361

原创逻辑仿真包括什么

仿真是FPGA设计中必不可少的一步。没有仿真，就没有一切。仿真是一个单调而繁琐的工作，很容易让人产生放弃或者偷工减料的念头。这时一定要挺住！仿真分为单元仿真、集成仿真、系统仿真。单元仿真：针对每一个最小基本模块的仿真。单元仿真要求代码行覆盖率、条件分支覆盖率、表达式覆盖率必须达到100％！这三种覆盖率都可以通过MODELSIM来查看，不过需要在编译该模块时要在Compile option中...

2018-08-20 08:16:29 2049

原创关于锁存器，应该要知道

锁存器latch，在数字电路中经常遇到，它和触发器FF有着本质的区别。这里为读者介绍FPGA中避免锁存器的方法。在组合逻辑进程中，if语句一定要有else。并且所有的信号都要在if的所有分支中被赋值。 always @（ * ） begin if （ sig_a == 1‘b1 ） sig_b = sig_c;end这个是绝对会产生latch的。这...

2018-08-18 08:07:12 1972

转载推动FPGA发展箭在弦上，国内厂商须走差异化之路

7月25日，由中国电子报与深圳投资推广署共同举办的“第六届(2018)中国FPGA产业发展论坛”在深圳召开。作为四大通用集成电路芯片之一，FPGA(现场可编程门阵列)的重要性与CPU、存储器、DSP齐平。特别是在云计算、大数据、人工智能、工业互联网等技术成为电子信息产业新热点之际，FPGA在这些领域之中都发挥着不可替代的作用。中国既是FPGA的重要应用市场，也在FPGA产业上具有一定的基础...

2018-08-17 10:22:27 265

原创重要的时钟树

对于FPGA来说，要尽可能避免异步设计，尽可能采用同步设计。同步设计的第一个关键，也是关键中的关键，就是时钟树。一个糟糕的时钟树，对FPGA设计来说，是一场无法弥补的灾难，是一个没有打好地基的大楼，崩溃是必然的。具体设计细则：1）尽可能采用单一时钟；2）如果有多个时钟域，一定要仔细划分，千万小心；3）跨时钟域的信号一定要做同步处理。对于控制信号，可以采用双采样；对于数据信号，可...

2018-08-07 08:46:02 1706

转载 FPGA的新变化

FPGA SoC通过融合FPGA和ASIC两者的元件，跨越了灵活性和性能之间的界限。但随着它们进入高安全性、任务关键型市场，它们也面临着与标准SoC相同的问题，包括在日益复杂的器件中快速传输越来越多的数据，以及在验证和调试中可能出现的一切棘手的问题。FPGA SoC是一种混合器件，随着芯片制造商和系统公司每年要完成更多的设计工作，它正获得越来越多的关注，尤其是协议和算法仍在变化的市场...

2018-08-06 07:58:28 241

原创关于INTEL FPGA设计工具DSP Builder

一段时间以来，MathWorks一直主张使用Matlab和Simulink开发工具进行基于模型的设计，因为好的设计技术使您能够在更短的时间内开发更高质量的复杂软件。基于模块的设计采用了数学和可视化的方法，通过整个开发过程中使用的系统级建模（从初始设计到设计分析，仿真，自动代码生成、开发和验证）来开发复杂的控制和信号处理系统。这些模块是由框图，文本程序和其他图形元素组成的可执行规范。基于模型的设...

2018-08-04 10:00:08 3654 1

原创关于FPGA电源精度要求

FPGA对DC-DC精度的要求不断提升FPGA厂商不断采用更先进的工艺来降低器件功耗，提高性能，同时FPGA对供电电源的精度要求也越加苛刻，电压必须维持在非常严格的容限内，如果供电电压范围超出了规范的要求，就有会影响到FPGA的可靠性，甚至导致FPGA失效。无论是Intel （Altera）FPGA还是Xilinx FPGA均在数据手册中明确提出了电源精度要求，其中要求最高的是内核和高...

2018-08-03 13:23:21 1000

转载基于INTEL FPGA硬浮点DSP实现卷积运算

概述卷积是一种线性运算,其本质是滑动平均思想,广泛应用于图像滤波。而随着人工智能及深度学习的发展，卷积也在神经网络中发挥重要的作用，如卷积神经网络。本参考设计主要介绍如何基于INTEL 硬浮点的DSP Block实现32位单精度浮点的卷积运算，而针对定点及低精度的浮点运算，则需要对硬浮点DSP Block进行相应的替换即可。原理分析设:f(x), g...

2018-08-02 07:42:33 625

转载基于INTEL FPGA硬浮点DSP实现卷积运算

2018-08-02 07:37:44 366

原创关于FPGA供电

FPGA是一种多电源需求的芯片，主要有3种电源需求：VCCINT：核心工作电压，PCI Express (PCIe) 硬核IP 模块和收发器物理编码子层(PCS) 电源。一般电压都很低，目前常用的FPGA都在1.2V左右。为FPGA的内部各种逻辑供电，电流从几百毫安到几安不等，具体取决于内部逻辑的工作时钟速率以及所占用的逻辑资源。对于这个电源来说，负载时一个高度容性阻抗，对电源的瞬态响应要...

2018-08-01 10:53:33 4507

原创硬件变成软件

当硬件变成软件，软件将何去何从？至少以目前的技术发展水平，即使硬件变成软件，也无法代替软件。虽然理论上可以用硬件来代替软件实现运算，但是事实上根本就不会有人这么做。计算机体系发展成底层硬件、固件驱动、操作系统、应用软件不是没有道理的。其中最基本的思想就是通过分层，进行不同层次的抽象，来提高效率。假设一下，如果每个应用都有自己的一套硬件来完成操作系统提供的服务（比如声音、显示等），...

2018-07-31 19:27:08 1100

原创建立模型，化简逻辑

学习FPGA，总结如下：看逻辑，建模型。只有在脑海中建立了一个个逻辑模型，理解FPGA内部逻辑结构实现的基础，才能明白为什么写Verilog和写C整体思路是不一样的，才能理解顺序执行语言和并行执行语言的设计方法上的差异。在看到一段简单逻辑的时候应该想到是什么样的功能电路。用数学思维来简化设计逻辑。学习FPGA不仅逻辑思维很重要，好的数学思维也能让你的设计化繁为简，所以，看见高数...

2018-07-30 07:25:38 313

原创关于时钟与触发器的感想

“时钟是时序电路的控制者” 这句话太经典了，可以说是FPGA设计的圣言。FPGA的设计主要是以时序电路为主，因为组合逻辑电路再怎么复杂也变不出太多花样，理解起来也不没太多困难。但是时序电路就不同了，它的所有动作都是在时钟一拍一拍的节奏下转变触发，可以说时钟就是整个电路的控制者，控制不好，电路功能就会混乱。打个比方，时钟就相当于人体的心脏，它每一次的跳动就是触发一个 CLK，向身体的各个器官...

2018-07-27 07:16:39 1941

原创 FPGA设计者必须精通的5项基本功

FPGA设计者的5项基本功：仿真、综合、时序分析、调试、验证。对于FPGA设计者来说，练好这5项基本功，与用好相应的EDA工具是同一过程，对应关系如下：1. 仿真：Modelsim， Quartus II(Simulator Tool)2. 综合：Quartus II (Compiler Tool， RTL Viewer， Technology Map Viewer， Chip P...

2018-07-26 07:30:21 1157

原创简述组合逻辑的注意事项

简述组合逻辑的注意事项：(1)避免组合逻辑反馈环路(容易毛刺、振荡、时序违规等)。解决：A.牢记任何反馈回路必须包含寄存器;B.检查综合、实现报告的warning信息，发现反馈回路(combinaTIonal loops)后进行相应修改。(2)替换延迟链。解决：用倍频、分频或者同步计数器完成。(3)替换异步脉冲产生单元(毛刺生成器)。解决：用同步时序设计脉冲电路。(...

2018-07-25 08:00:00 1277

原创 FPGA常用设计思想与基本模块划分

常用设计思想与技巧(1)乒乓操作;(2)串并转换;(3)流水线操作;(4)异步时钟域数据同步。是指如何在两个时钟不同步的数据域之间可靠地进行数据交换的问题。数据时钟域不同步主要有两种情况：①两个域的时钟频率相同，但是相差不固定，或者相差固定但是不可测，简称为同频异相问题。②两个时钟频率根本不同，简称异频问题。两种不推荐的异步时钟域操作方法：一种是通过增加Buffer...

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