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RSS订阅转载 matlab生成m序列的方法
引言m序列属于伪随机序列的一种。在通信领域应用较为广泛。由于其具有很好的伪噪声特性，因此在保密通信中，可以将其应用在高可靠性的保密通道中。另外，雷达领域也有广泛应用，伪随机相位编码脉冲/连续波雷达中用到的调制信号正是m序列。1.m序列基本知识点 m序列的周期等于 2 N − 1 2^N-1 2N−1，N是m序列的级数，m序列由N级线性反馈移存器产生。 m序列具有均衡性，序列中“1”和“0”的数目基本相等，“1”的个数比“0”多1。 m序列的循环自相关函数是双值电平。 ...
2021-06-11 20:50:33
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转载 数字信号处理基础----FM的调制与解调
1. FM调制与解调的数学原理1.1 FM调制中的常用指标 FM是模拟调制中的一种，也就是频率调制。就是把基带信号用载波的频率来承载。直接的表现方式是调角，也是一种非线性调制。 角度调制时，已调信号的振幅恒定，信息是通过角度来承载的。 对于FM调制，基带信号的信息，是通过频率来承载的，需要满足的关系是，基带信号与瞬时角频偏呈线性关系。 其中 Kf 是调频灵敏度，也就是 单位基带信号的幅度变化 引起的已调信号的 频率偏移量 。反应 瞬时角频率偏移 随着基带信号的幅度线性变化。。
2021-04-17 15:15:56
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转载 FM的调制matlab仿真
一、FM调制1、代码如下：clc,clear;fm = 500; % 调制信号频率(Hz)Am = 0.5; % 调制信号幅度fc = 5e3; % 载波频率(Hz)Ac = 1; % 载波幅度mf = 5; % 调频指数%%%firstlykf = mf * 2 * pi * fm / Amdiatf = kf * AmB = 2 * (mf + 1) * fm%%%secondlyfs = 64e3; % 采样率N = 3000; % 样点总数t =
2021-04-17 15:06:56
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转载 雷达波段划分
最早用于搜索雷达的电磁波波长为23cm，这一波段被定义为L波段（英语Long的字头），后来这一波段的中心波长变为22cm。当波长为10cm的电磁波被使用后，其波段被定义为S波段(英语Short的字头，意为比原有波长短的电磁波）。在主要使用3cm电磁波的火控雷达出现后，3cm波长的电磁波被称为X波段，因为X代表座标上的某点。为了结合X波段和S波段的优点，逐渐出现了使用中心波长为5cm的雷达，该波段被称为C波段（C即Combined，英语“结合”一词的字头）。在英国人之后，德国人也开始独立开发自
2021-04-17 14:01:13
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转载 怎样理解雷达的相参与非相参
------------------------------------------------相参信号-----------------------------------------------------------------------相参是指脉冲之间的初始相位具有确定性（第一个脉冲的初相可能是随机的，但后序的脉冲和第一个脉冲之间的相位具有确定性，这是提取多普勒信息的基础。第一个脉冲初始相位的随机性并不影响后序的信号检测，因为检测前是要进行取模的），非相参是指脉冲之间的初始相位都是随机的，彼此
2021-04-17 13:56:57
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转载 matlab画三维图
plot与surf与mesh三个是画三维图经常用到的函数，下面看看三者画出的图的区别： [x,y]=meshgrid(-2:0.1:2); z=x.*exp(-x.^2-y.^2); figure; plot3(x,y,z);title('plot3画图demo') figure;surf(x,y,z);title('surf画图demo'); figure;mesh(x,y,z);title('mesh画图demo');plot3生成的是线条组成的三...
2021-04-17 13:49:05
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转载 论文公式居中、编号右对齐
当你在写论文时，遇到一个公式抖抖索索的挤在角落要求公式居中且编号、右对齐时间比较多时你可以法一:表格法首先1点击【插入】栏→2点击【表格】工具→3绘制一个一行三列的表格如上图所示在光标处得到一个1行3列的表格。接着将公式和编号分别放入表格第二列和第三列，并分别使其居中（Ctrl+E）和右对齐（Ctrl+R）,如下图所示：最后，单击选中表格选择【无框线】，将表格线隐藏法二:制表位法所谓插入制表位即用两个制表位将一行分为三个部分，比较麻烦的是在于两个制表位
2021-04-17 13:26:27
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转载 天线的近场区和远场区
围绕着天线的场可以划分为两个主要的区域：接近天线的区域称为近场或者菲斯涅耳（Fresnel）区，离天线较远的称为远场或弗朗霍法（Fraunhofer）区。参考下图，两区的分界线可取为半径 R=2L2/λ (m)其中，L是天线的最大尺寸（米），λ是波长（米）。在远场或弗朗霍法（Fraunhofer）区，测量到的场分量处于以天线为中心的径向的横截面上，并且所有的功率流（更确切地说是能量流）都是沿径向向外的。在远场，场波瓣图的形状与到天线的距离无关。在近场或者菲斯涅耳（Fresne...
2021-02-11 11:40:28
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转载 Verilog中Dump函数及用法
Verilog提供一系列系统任务用于记录信号值变化，常见的格式有vcd,fsdb等。1，Dump VCD格式$dumpfile("file. dump"); 打开一个VCD数据库用于记录$dumpvars(level,start_module); 要记录的信号，level=0表示记录所有$dumpflush; 将VCD数据保存到磁盘 不明白$dumpoff; 停止记录$dumpon; 重新开始记录$dumplimit(); 限制VCD文件的大小(以字节为单位）$dumpall; 记录所
2021-01-09 12:15:19
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转载 并行计算实战-双调排序
1.双调序列假设序列A是一个单调递增序列，B是一个单调di'j递减序列，那么由A与B拼接而成的序列C就是一个双调序列。如图1：接下来我们要介绍的一个概念是双调分裂操作：1）将数列的前半部分的各个元素(i值从0到N/2-1)和对应的后半部分的各个元素(i+N/2到N-1)做一一比较；2）如果前半部分的元素大于后半部分的元素，则交换。如果对C进行分裂操作则可以得到D，如法炮制可以再对D进行分裂操作...依此类推，最终可以得到排好序的序列。也就是说，如果有一个双调序列，那么我们就可以非常f
2021-01-09 12:09:21
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转载 三十分钟理解：双调排序Bitonic Sort，适合并行计算的排序算法
双调排序是data-independent的排序， 即比较顺序与数据无关的排序方法， 特别适合做并行计算，例如用GPU、fpga来计算。1、双调序列在了解双调排序算法之前，我们先来看看什么是双调序列。 双调序列是一个先单调递增后单调递减（或者先单调递减后单调递增）的序列。2、Batcher定理将任意一个长为2n的双调序列A分为等长的两半X和Y，将X中的元素与Y中的元素一一按原序比较，即a[i]与a[i+n] (i < n)比较，将较大者放入MAX序列，较小者放入MIN序列。则得到的MA
2021-01-09 12:08:38
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转载 基于 FPGA 的并行全比较排序算法，topK
以空间换时间的并行排序算法。https://blog.csdn.net/Reborn_Lee/article/details/80469391并行全比较排序算法介绍排序是一种重要的数据运算,传统的排序方法主要靠软件串行方式实现,包括冒泡法、选择法、计数法等,这些算法大多采用循环比较,运算费时,实时性差。不能满足工程上越来越高的实时性要求。实时性排序在工程计算中的要求越来越迫切。本文基于FPGA的硬件特点,提出了一种全新的并行全比较排序算法,又可被称为“以空间换时间”并行排序算法,可大幅提高数据处理
2021-01-09 11:27:22
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转载 基于FPGA的几种排序算法总结
目录1冒泡法和比较排序法1.1算法原理1.2仿真结果1.3算法优缺点2并行全比较排序法2.1算法原理及Verilog实现2.2仿真结果2.3算法优缺点3串行全比较排序法3.1算法原理及Verilog实现3.2仿真结果3.3算法优缺点2总结最近笔者在项目中正好遇到需要排序...
2021-01-09 11:19:44
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转载 Verilog中`define和parameter有什么区别
Verilog中使用`define和parameter有什么区别？`define和parameter都可以在设计中用来指定常量。 例如：以下是使用`define和parameter的一些区别：什么是派生parameters？当一个或多个parameters用于定义另一个parameters时，则结果是派生parameters。 派生parameters可以是parameter或localparam。 在以下示例中，有两个parameter，width和 depth,，用于定义第三.
2020-12-26 17:15:43
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转载 Verilog之delay的两种用法（inter/intra）
verilog语言中有两种延迟方式：inter-delay和intra-delay,关于inter和intra。这两个英文前缀都有“内部，之间”的意思，但又有所不同。inter表达不同事物之间，intra表达同类事物之间，两者具体的含义请细细体会：）。以阻塞式赋值为例（block assignment）：1.inter-delay的表达式为:#delay-value a=b+c；先说说阻塞式赋值语句执行的一般过程：block assignment方程的RHS先估值（evalu...
2020-12-20 20:52:50
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转载 Verilog随机数生成$random
每次调用系统函数$random(seed)，都可以产生一个新的32位随机数。如果不设置seed，每次取得的随机数是相同的。也就是说，$random所产生的随机数，其实对于系统而言，不过是提前预设好的32位数据数组而已。我们使用$random产生的随机数，在seed一致的情况下（如果不设置seed就是一致），都是调用了系统中预设的同一套数据数组，因此它们的值总是一致的。【语法结构】：$random(seed);【实例1】：实例1：reg[23:0]rand; r...
2020-12-20 20:48:18
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转载 解决虚拟机VM 与 Device/Credential Guard 不兼容。在禁用 Device/Credential Guard 后，可以运行 VM 的方法
在启用了Credential Guard或Device Guard的Windows 10主机上启动12.5版之前的VMware Workstation中的虚拟机时，将显示蓝色诊断屏幕（BSOD）。会看到类似于以下内容的错误：VMware Workstation和Device / Credential Guard不兼容。禁用Device / Credential Guard后，可以运行VMware Workstation。原因：1、出现此问题的原因是Device Guard或Credentia...
2020-11-29 17:18:40
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转载 Python的if __name__ == ‘__main__‘:的作用
程序入口对于很多编程语言来说，程序都必须要有一个入口，比如 C，C++，以及完全面向对象的编程语言 Java，C# 等。如果你接触过这些语言，对于程序入口这个概念应该很好理解，C 和 C++ 都需要有一个 main 函数来作为程序的入口，也就是程序的运行会从 main 函数开始。同样，Java 和 C# 必须要有一个包含 Main 方法的主类来作为程序入口。而 Python 则有不同，它属于脚本语言，不像编译型语言那样先将程序编译成二进制再运行，而是动态的逐行解释运行。也就是从脚本第一行开始运行，没
2020-11-28 22:05:44
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转载 数字IC开发软件介绍
刚毕业的时候，我年少轻狂，以为自己已经可以独当一面，庙堂之上所学已经足以应付业界需要。然而在后来的工作过程中，我认识了很多牛人，也从他们身上学到了很多，从中总结了一个IC设计工程师需要具备的知识架构，想跟大家分享一下。I. 技能清单作为一个真正合格的数字IC设计工程师，你永远都需要去不断学习更加先进的知识和技术。因此，这里列出来的技能永远都不会是完整的。我尽量每年都对这个列表进行一次更新。如果你觉得这个清单不全面，可以在本文下留言，我会尽可能把它补充完整。语言类 Verilog-2001.
2020-11-28 20:18:15
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转载 modelsim 自动化 独立仿真vivado ip核工程
1.简述自动化的独立仿真提高FPGA的仿真效率，加快FPGA开发。初学时使用Altera的FPGA，独立仿真带ip核的工程时，还能自己添加IP核的仿真文件实现。但是后来转到xilinx，好像没有办法独立仿真，只能和vivado联合仿真，这效率太低，特别是仿真复杂的图像算法时，人都要都疯了。不过。我细致研究下了，可以实现自动化仿真，还是独立仿，真香！2.准备下面只是参考，实际按自己实际来做。1）vivado2019.1+modelsim2019.2。想要安装包 :xilinx vivado
2020-11-28 20:07:14
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转载 VSCode中.py文件找不到路径的解决办法
遇到的问题：近期通过VSCode学Python，但由于之前没系统性接触过命令行，所以一度造成了些许麻烦。在VSCode里面运行xxx.py时，由于刚开始工作目录没有设置，按初始化的目录，需要一步步cd到文件目录才能正常找到文件执行，会相当麻烦。解决方法（Win7）：通过快捷键ctrl+“，”或者是左上角文件->首选项->进入设置，搜索cwd可以设置终端默认起始目录。但我们文件可能在很多地方都存在，就算有固定存放的地方，也会遇到执行某个非cmd默认路径的文件，这时候就.
2020-11-22 22:54:58
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转载 Windows下Anaconda2(Python2)和Anaconda3(Python3)的共存
前言Anaconda是一个Python的科学计算发行版，包含了超过300个流行的用于科学、数学、工程和数据分析的pythonPackages。由于Python有2和3两个版本，因此Anaconda也在Python2和Python3的基础上推出了两个发行版，即Anaconda2和Anaconda3。有时候我们会在电脑上同时使用Anaconda2和Anaconda3两个版本，因此有必要考虑它们的共存问题。一般的使用场景是以其中一个版本为主，另外一个版本为辅，因此只需要达到能方便的切换到备用版本，..
2020-11-22 22:45:31
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转载 Vivado中TCL的使用
Tcl介绍Vivado是Xilinx最新的FPGA设计工具，支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比，Vivado可以说是全新设计的。无论从界面、设置、算法，还是从对使用者思路的要求，都是全新的。看在Vivado上，Tcl已经成为唯一支持的脚本。Tcl（读作tickle）诞生于80年代的加州大学伯克利分校，作为一种简单高效可移植性好的脚本语言，目前已经广泛应用在几乎所有的EDA工具中。Tcl 的最大特点就是其语法格式极其简单甚至可以说僵化，采用纯粹的 [命令 选项
2020-10-25 21:39:49
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转载 Xilinx FPGA 芯片命名规则与查询方法
Xilinx 公司的芯片有一整套命名规则，可以通过相关文档查阅。Xilinx 提供了很多关于 Device 的用户手册，很多会在文档的开始部分对命名规则及其含义进行讲解，如UG-112：Device Package User GuideUG-116：Device Reliability Report外，针对某指定芯片，可查找所属系列的 DataSheet例如，针对 Xilinx Artix-7 系列的XC7A100T-2FGG484l 芯片，可以查看概括性讲解 7-系列 FPGA .
2020-09-13 14:12:03
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转载 Git忽略文件.gitignore的使用
Git Ignore你同样可以再github中看到这篇文章https://github.com/onlynight/ReadmeDemo/tree/master/Readmes/GitIgnore1.WHY?当你使用git add .的时候有没有遇到把你不想提交的文件也添加到了缓存中去？比如项目的本地配置信息，如果你上传到Git中去其他人pull下来的时候就会和他本地的配置有冲突，所以这样的个性化配置文件我们一般不把它推送到git服务器中，但是又为了偷懒每次添加缓存的时候都想用git add .
2020-08-30 15:27:34
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转载 Verilog赋值间延迟语句与赋值内延迟语句比较
module full_adder(a,b,sum);input a,b;output reg sum;always @(a,b) #13 sum = (a & b) ; 或者 always @(a,b) sum =#13(a & b) ;endmodule注意到两个always语句的延迟语句的位置不同，后一个语句称为内部指定延迟。第一个always语句说明在a或b变化后，先阻塞运行，延迟13ns，再根据当前的a，b的值，计算sum的值。这就导致计算得到的...
2020-08-16 18:43:55
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转载 Verilog 中signed和$signed()的用法
1、在verilog中有时会用signed修饰符来修饰定义的数据，运算的时候也会用$signed（）任务来强制转换数据，那么signed的修饰是为什么呢，是为了区分有符号数和无符号数的加法和乘法吗？其实不是的，因为有符号数和无符号数据的加法强结果和乘法器结构是一样的，signed的真正作用是决定如何对操作数扩位的问题。2、verilog中的加法和乘法操作前，会先对操作数据扩位成结果相同的位宽，然后进行加法或者乘法处理。比如a/b都为4位数据，c为5位数据，c = a + b，这个运算的时候会先把a和b扩
2020-08-16 17:51:10
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转载 关于xilinx fir use reloadable coefficient的用法
最近用到系数可以重新配置的fir滤波器，调用xilinx提供的ip core，使用了use reloadable coefficient功能，但有以下几点疑问，哪位有用过的大虾能否指点迷津下 1、使用use coefficients reloadable之后，仍需导入.coe文件，这个文件的作用是什么，此时滤波器系数不是由coe_din输入了吗？ 2、number of coefficient sets的作用是什么，与导入的.coe系数个数有关系。 3、_reload_order.txt中的系数顺序是说co
2020-08-16 16:35:40
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转载 Vivado Fir Ip核动态更改滤波器系数的两种方法
有时在设计过程中，可能需要不同的滤波效果，如果采样率一样的情况下，我们有两种方式进行切换系数。第一种就是真正意义上的动态切换，如下图：这种方式适合真正意义上的系数从新加载，但是配置相对复杂，但是省资源。第二种动态更改滤波器系数的方法：如果只是少数的几种参数切换，我们可以换种方式，就是通过不同的参数都加载在coe中，最好每种系数个数是一样的，例如我这选取了3种：**我这里设计了3个99阶的FIR滤波器，我们只需要将系数叠加再一起就行，例如：radix = 16;coefdata =f
2020-08-16 16:26:22
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转载 C语言二进制方式读写文件数据
fwrite(buffer, size, count,fp)：以二进制的形式向指定的文件中写入若干数据项（由count决定），返回实际写入的数据项数目，各参数含义如下：buffer：一个存储区的起始地址，以该地址开始的存储区的数据即是保存到文件中的数据，可以是数组或指针类型；size：单个数据项的大小(单位：字节)；count：数据项数量；fp：FILE类型指针，该指针对应的文件即是数据保存的“目的地”； #include <stdio.h> #incl.
2020-08-08 17:39:03
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转载 IRIG-B码对时理解
时间统一同步的常用电子仪器1) 以GPS或者BD（北斗）定时信号建立时间参考；2) 同步产生、输出交直流IRIG-B码；同时提供交直流IRIG-B码信号3) 输出定时同步信号（1PPS）；4) 钟面（年月日、时分秒）显示。B码对时的定义 IRIG时间编码序列是由美国国防部下属的靶场仪器组 (IRIG)提出并被普遍应用的时间信息传输系统。该时码序列分为 G, A, B, E, H, D 共六种编码格式, 应用最广泛的是 IRIG- B 格式, 简称 B 码，其突出优点...
2020-08-02 21:14:03
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转载 将十进制数转化成二进制数，计算其中1的个数
以下是我学到的三种方法，如果大家还有更好的方法，可以讨论交流。首先，我们得知道十进制怎样转化成二进制，如下图。得到10的二进制数为1010那么我们会发现，10%2是判断二进制数的最后一位是0还是1，判断完成后向右移一位即10/2得到5，接着5%2判断二进制数的倒数第二位是0还是1，判断完成后向右移一位即5/2得2，重复这个过程，直到0/2结束。最终我们得到了10的二进制数1010.根据上述思想，我们可以得到一个最初步的算法。 while(data>0) {.
2020-08-02 21:04:14
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转载 信号源的ALC环路介绍
在当前许多电子测试仪器中,ALC环路必不可少,很多ALC环路电路设计都很复杂、电路庞大、设计成本高.本文提出一种ALC环路,具有设计简洁、性价比高的特点.该ALC环路从功能上主要分为调制器(PIN二极管)部分、RF射频信号放大部分、功分检波部分。自动电平控制(auto Level control，ALC)的作用是当输入电平在较大范围内变化时，输出电平恒定不变，即当输入信号功率很不稳定或者有较大变化时，经过ALC环路稳幅后，输出信号的功率值都会稳定在一个相对恒定的幅度值上。为保证整机输出功率稳定，在.
2020-07-12 21:41:47
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转载 主瓣，旁瓣，栅瓣概念解析
（1）主瓣、旁瓣最大辐射波束叫做主瓣，主瓣旁边的小波束叫做旁瓣。方向图通常都有两个或多个瓣，其中辐射强度最大的瓣称为主瓣，其余的瓣称为副瓣或旁瓣。在主瓣最大辐射方向两侧，辐射强度降低 3 dB（功率密度降低一半）的两点间的夹角定义为波瓣宽度（又称波束宽度或主瓣宽度或半功率角）。波瓣宽度越窄，方向性越好，作用距离越远，抗干扰能力越强。旁瓣使声能量扩散，衰减增多。目前减少旁瓣的最简单的方法是：减少物体的尺寸，使其小于或者等于波长的一半，此时将不会产生旁瓣效应。（2）栅瓣除主瓣
2020-07-05 16:07:37
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转载 ISE中将Verilog封装为IP核的方法
第一步：新建一个工程A 添加需要封装成IP核的代码到工程A中第二步：属性设置 Synthesis——》Properties——》Xilinx Specific Options 把-iobuf默认打勾，现在去掉默认值第三步：点击综合 synthesis，生成.ngc文件。第四步：生成一个只含端口信号的顶层文件。为了验证IP核的正确性，进行第五步，调用IP核。第五步：工程B中例化第四步生成的顶层文件同时把.ngc文件拷贝到工程B的目录下。...
2020-06-14 16:45:44
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转载 ISE14.7在win10下的兼容性问题汇总
一、 关于win8和win10不兼容性解决办法（win7不会出现闪退的问题，按安装流程做完就可以直接使用了）在安装目录下，我这里是D:\ISE_14.7\14.7\ISE_DS\ISE\lib\nt64中找到libPortability.dll和libPortabilityNOSH.dll两个文件夹，其中将原来的libPortability.dll重名为libPortability_bac.dll ，将原来的libPortabilityNOSH.dll重命名为libPortability.dll .
2020-06-14 15:47:19
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转载 Xilinx_ISE 14.7在Win10下选择“open project”崩溃闪退的问题
ISE 14.7 套件在 Win10 上的所有不兼容问题，都是基于 13 年 10 月发布的版本，当时甚至还没有 Win10.现在可以在 xilinx 的官网上下载“面向 Win10 的 ISE 14.7”最新版本发布于今年 2 月。但请注意该版本仅支持 Spartan®-6之后 而不支持 Spartan-6、 Virtex-6之前的版本 和 Coolrunner 。解决办法一:别用原来的快捷方式。转用xilinx安装路径\14.4\ISE_DS\ISE\bin\nt\ise.exe比如D:\
2020-06-14 15:45:20
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转载 Modelsim仿真时不能编译`include文件解决办法
问题描述： 只要用到include，编译就出错，抱怨Cannot open `include file "params.v"，但是在使用params.v文件中定义的参数时，已经在调用文件中使用了“`include params.v”命令，如果在其他文件夹中进行编译，仿真器就会报出“cannot open。。。”或者找不到params.v中定义相应的参数。解决办法：将所有要编译文件放在同一个文件夹中，且编译时在该文件夹中进行编译；使用include命令时，使用绝对路径对文件进行引用；今天...
2020-05-31 12:08:24
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转载 Quartus和Modelsim中使用`include包含头文件的对比
在Quartus建立的工程中包含有头文件，而该工程在Modelsim仿真时有时会报错。Quartus版本是Quartus Prime 17.1 Lite Edition；Modelsim版本是Modelsim SE 10.2。1、Quartus工程中`include包含的是“***.vh”（或者“***.h”）文件，在Quartus中对工程编译时，“***.vh”文件一定要保存在Quartus工程目录下，或者在包含该头文件模块的文件目录下，如果该文件在其他文件目录会报错如下：Error (100
2020-05-31 12:01:16
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转载 ISE14.7无法生成DDS IP核的解决办法
"E:/*/ipcore_dir/tmp/./_cg/_dbg/./dds_compiler_v4_0/sin_cos.vhd" line 228: Real operand is not supported in this context.ERROR:sim -ERROR:sim - Process will terminate. For technical support on this issue, please open a WebCase with this project attached .
2020-05-31 11:59:29
2765
msk调制与gmsk调制
2014-01-13
matlab仿真qpsk gmsk msk fsk qam ask
2014-01-13
msk与QPSK调制解调
2013-06-03
GMSK与MSK调制解调
2013-06-02
msk 的调制解调
2013-04-24
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