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时光静好,与君语;细水流年,与君同;繁华落尽,与君老

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Verilog HDL教程.pdf

很详细的Verilog教程,上传供以后再看。 Verilog HDL是一种硬件描述语言,用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述,并可在相同描述中显式地进行时序建模。

2019-11-15
勋章 我的勋章
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    授予每个自然周发布1篇到3篇原创IT博文的用户。本勋章将于次周周三上午根据用户上周的博文发布情况由系统自动颁发。