2 dongdongnihao_

尚未进行身份认证

大家好

等级
TA的排名 4w+

quartus II 安装激活以及联合 modlsim仿真步骤整理

#首先安装QuartusPrimeStandard和/或Pro15.1软件:安装教程自行百度详细讲破解:#第一步:用Quartus_Prime_Standard_Pro_15.1_破解器.exe破解C:\altera\15.1\quartus\bin64下(Pro版路径很类似)的gcl_afcq.dll文件(运行Quartus_Prime_Standard_Pro_15.1...

2019-07-28 16:20:09

vivado 编译&仿真 bug 集合(持续更新)

在CMV8000和ov7725这两个项目的工作过程中,遇到了各种各样的大小问题,有的出现在编译的时候,有的出现在debug的时候,有的出现在仿真的时候,林林总总,大致的总结一下,以后再遇到类似的问题可以少走弯路。我使用的软件环境是vivado2017.3。1:使用vivado自带的仿真工具,仿真的时候出现只要一添加子模块里面的信号到波形窗口,波形窗口就卡死,等一会儿才稍微能动...

2019-01-17 15:32:25

verilog generate—for语句用法

这篇博客转载自:https://wenku.baidu.com/view/b7d08952be23482fb4da4c15.html需要注意三点:① generate-for语句必须用genvar关键字定义for的索引变量;②for的内容必须用begin…end块包起来,哪怕只有一句;③begin…end块必须起个名字;例如:一个参数化的gray-codetobina...

2018-12-24 15:00:13

高速双边沿数据转换单边沿数据输出

在处理常规速率双边沿数据时,一般的处理方法直接将数据的随路时钟倍频。但是如果数据的随路时钟已经很高的时候就不适合这么做了,下面是一种将双沿数据重新排序的方法。记录下来一方面自己学习,另一方面供网友参考。I_SER_CLK是双沿数据的随路时钟,I_SER_SYN是串行数据,temp_syn数据输出,testbench代码如下:...

2018-12-21 21:21:17

更博,VIVADO 2017.3 setup debug 在线逻辑仿真

verilogdebug时,VIVADO(我使用的版本是2017.3)调用ILA核的方式有两种,这里介绍其中一种比较简单的方式,在要抓的信号前面加上标记。第一步:标记出来需要抓的信号这里重点说明一下,网络上绝大多数(几乎所有)的资料包括博客都是用(*mark_debug=''ture''*) 来标记要抓的信号,但是随着vivado版本的更新,这种标记语言已经不行了,正确的标记方式是(...

2018-12-08 10:49:16

同步串行与异步串行通信

转载:https://blog.csdn.net/u012160319/article/details/43486995串行通信是微机接口的一个重要组成部分,有着极其广泛的应用。随着微机特别是单片机的发展,其应用已从单机逐渐转向多机或联网,而多机应用的关键又在微机通信。微机通信有串行和并行两种通信方式,并行通信可以提高数据交换速度而串行通信可以节省系统资源,降低系统成本。串行通信又分为同步串行...

2018-09-14 14:38:46

FIR滤波原理及verilog设计

FIR(FiniteImpulseResponse)Filter:有限冲激响应滤波器,又称为非递归线性滤波器。FIR滤波器的冲击响应是一个值为滤波器抽头系数的采样序列,其脉冲响应由有限个采样值构成。长度(抽头数)为N+1、阶数为N的FIR系统的转移函数。FIR滤波器是如何滤波的?信号通过一个FIR滤波器其实就是信号与FIR滤波器的系数进行卷积(即移位相乘再累加)的过程。但是很多书上...

2018-08-28 17:17:33

UART串口通讯

先简单说说串口通信(UART),我做的这个实验只针对RS232标准,在fpga与上位机给出的rs232口之间通过电平转换电路(最上面图中的Max232芯片)实现TTL电平与RS232电平之间的转换。我们只关心RS232_TX和RS232_RX两个信号,RS232_TX是数据发送端口,RS232-RX是数据接受端口,简单的串口帧格式如图所示。帧格式为:1bit起始位,8bit数...

2018-08-24 23:18:48

建立时间裕量和保持时间裕量

前面的博客里面有讲解建立时间Tsetup和保持时间Tholdon的概念以及要满足的和时钟之间的关系,这里不再重复,在了解建立时间裕量和保持时间裕量之前我们先来了解一下触发沿LaunchEdges和锁存沿LatchEdges。一般认为Launchedge为T=0;LaunchEdge:theedgewhich“launches”thedatafromsourc...

2018-08-12 22:10:25

边缘检测算法中利用板上按键对阈值实现动态控制

整个控制部分分为两个模块,按键消抖模块和阈值调节模块,下面先贴出来按键消抖模块的代码:接下来贴出阈值调整模块的代码:完成。

2018-07-31 22:54:15

verilog中if与case语句不完整产生锁存器的问题

一、锁存器    锁存器是一种在组合电路系统中,对输入信号电平敏感的单元,用来存储信息。一个锁存器可以存储1bit的信息,通常,锁存器会多个一起出现,如4位锁存器,8位锁存器。    锁存器在数据未锁存时,输出端的信号随输入信号变化,就像信号通过一个缓冲器,一旦锁存信号有效,则数据被锁存,输入信号不起作用。因此,锁存器也被称为透明锁存器,指的是不锁存时输出对于输入是透明的。...

2018-07-31 18:52:53

Verilog——if语句的优先级问题

综合软件:QuartusII 一、有优先级的if语句if..elseif..elseif……else..语句中是有优先级的,第一个if具有最高优先级,最后一个else优先级最低。Quartus综合出的RTL图认为,最高优先级的电路靠近电路的输出,输入到输出的延时较短;最低优先级的电路远离输出端,输入到输出的延时较长。modulesingle_if_late(A,C,C...

2018-07-27 21:54:20

FPGA视频图像处理前——视频数据的捕获(产生shift_ram时钟使能信号)

  fpga驱动sensor正常输出视频流数据,我们需要对图像数据进行处理,但是一般不会直接捕捉来自sensor的图像数据,而是要缓冲一下之后,待图像数据稳定以后再进行操作,这里的缓冲我们应该如何进行?crazybingo的方法是这样的,代码中加上我的理解和注释,方便学习回忆。...

2018-07-22 21:03:31

腐蚀运算算法的HDL实现

视频图像数据在经过边缘检测后我们可以得到二值的视频图像,这篇博客要介绍的是在二值图像的基础上进行腐蚀算法操作。下面介绍一下腐蚀运算,在下面的矩阵中,我们用0来表示虫子,用1来表示大米,虫子腐蚀大米的过程即为腐蚀运算,我们用3*3像素矩阵来解释。腐蚀运算之后就变成了下面的矩阵。观察发现,上图中因为蛀虫(0)的存在,将8颗大米(1)腐蚀掉,最后只剩下蛀虫(0),右图中没有蛀虫(0),因此大米一颗不烂,...

2018-07-09 21:49:09

OC, OD门和线与逻辑

OC(OpenCollector)门,又称集电极开路,OD(OpenDrain)漏极开路,通过名称就可以判断,OC门是针对三极管来说的,而OD门是针对MOS管而言的,csdn上有很多人把OC门就等同于OD门很明显是不对的。尽管二者在实现线与逻辑时的作用是及其相似的。线与逻辑:即两个输出端(包括两个以上)直接互连就可以实现“AND”的逻辑功能。通常CMOS门电路都有反相器作为输出缓冲电路,如上图...

2018-07-09 10:57:13

在ISE下分析约束时序

转载:https://blog.csdn.net/yuan1164345228/article/details/385416771.     在ISE下分析和约束时序 3.1   ISE的时序约束工具入门 像TimeQuest一样,ISE软件工具也有自己的时序约束及分析工具。ISE界面的processes当中,有一个userconstraints列表,其中的CreatTimingConstr...

2018-07-08 15:32:04

关于FPGA静态时序分析的简单解读

博客转载于:http://blog.csdn.net/verylogic/article/details/14261989?reload这篇博客对静态时序分析的本质理解的很透彻,所以转载用于自学。任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式,老实说很晦涩,而且总能看到不同的版本,内容又不那么一致,为了彻底解决这个问题,我研究了一天,终于找到了一种很简单的解读办法,可...

2018-07-07 14:55:40

soble边缘检测算法的verilog实现

  先来说说soble算子,soble算子是一种离散性差分算子,用来运算图像亮度函数的灰度的近似值,在图像的任何一点使用这个算子,会得到对应的灰度矢量或法矢量。   SOBLE算子的卷积因子为:soble算子包含两组3*3的矩阵,分别为横向和纵向,将Gx和Gy与图像做卷积,即可分别得出横向和纵向的亮度差分近似值,如果用A表示原始图像,Gx和Gy分别代表经横向和纵向边缘检测的图...

2018-06-23 15:34:03

中值滤波算法在fpga上的实现

   实时性的视频中值滤波硬件实现,使用shift_ram就够用,学过数字图像处理的都知道,无论是中值滤波还是均值滤波等等,一些基本的数字图像处理算法都是基于3*3的滤波矩阵实现的。   在上一篇博客中我们搞清楚了如何使用shift_ram实现3*3的滤波矩阵,这篇博客我们讨论如何快速求的9个值的均值,下面介绍快速排序算法:如图中所示,得到3*3矩阵的中值我们需要三个步骤:...

2018-06-21 11:31:22

代码小技巧——总线时钟的产生方式

之前写过一篇博客,关于如何使用D触发器实现2/4分频,当时只是为了实现而实现,并没有真正理解既然可以使用PLL还要自己去写的意义在哪里?现在终于有所顿悟。  在写DACx0004的驱动的时候,看了师兄写的驱动程序,SPI总线的时钟SCK时钟就是计数产生四分频,回忆自己写的IMX291,和GSEN2020,IMX291的spi总线的时钟也是计数产生,方式略有不同,GSEN2020为了实现在上...

2018-06-15 09:49:02

查看更多

勋章 我的勋章
  • 持之以恒
    持之以恒
    授予每个自然月内发布4篇或4篇以上原创或翻译IT博文的用户。不积跬步无以至千里,不积小流无以成江海,程序人生的精彩需要坚持不懈地积累!