- 博客(0)
- 资源 (3)
- 收藏
- 关注
Verilog实现低电平噪声滤波
本模块实现低电平噪声滤波功能,即将低电平持续时间低于阈值的脉冲滤除。
输出脉冲与输入脉冲间有1个阈值长短的时间延迟。
程序中时钟为1MHz,阈值FilterThreshold为100us,可根据实际情况进行设置。
敬请注意,由于时延影响,若FilterThreshold为100,则低于101的都被滤除,大于等于102的才能通过。
2016-01-04
Verilog实现高电平噪声滤波
本模块实现高电平噪声滤波功能,即将高电平持续时间低于阈值的脉冲滤除。
输出脉冲与输入脉冲间有1个阈值长短的时间延迟。
程序中时钟为1MHz,阈值FilterThreshold为100us,可根据实际情况进行设置。
敬请注意,由于时延影响,若FilterThreshold为100,则低于101的都被滤除,大于等于102的才能通过。
2016-01-04
Verilog实现高低电平噪声滤波
本模块实现高低电平噪声滤波功能,即将高电平和低电平持续时间低于阈值的脉冲都滤除。
程序首先滤除高电平噪声,而后滤除低电平噪声。
输出脉冲与输入脉冲间有两个阈值长短的时间延迟。
程序中时钟为1MHz,阈值FilterThreshold为100us,可根据实际情况进行设置。
程序中高低电平的阈值取的一样,可分别设置。
敬请注意,由于时延影响,若FilterThreshold为100,则低于101的都被滤除,大于等于102的才能通过。
2016-01-04
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人