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本书系统讲解通信网络领域Xilinx FPGA内部的IP硬核。以流行的Xilinx Virtex-6型号芯片举例，涵盖Xilinx FPGA在通信领域主流的IP核，阐述Xilinx FPGA时钟资源和DCM、PLL和MMCM时钟管理器的特性和使用方法；介绍基于Block RAM资源生成ROM、RAM、FIFO和CAM核的使用过程。阐述TEMAC核背景知识、内部结构、接口时序和配置参数，给出生成实例；介绍LVDS技术规范、源同步实现方案和去偏移技术，讲解Xilinx FPGA中IODELAYE1、ISERDES1和OSERDES核使用方法；阐述Xilinx FPGA DDR3控制器IP核的结构组成、模块划分、接口信号和物理约束等。

夏宇闻，黄然编写,11个分卷 本光盘配合《Verilog SOPC高级实验教程》一书使用，共分十讲。 每讲都给出了相应的源代码供读者参考。建议同学们先根据光盘上完整的源代码配合课本上本讲的文字理解本讲的内容，然后按照课本的指导，逐层完成指定的实验。每讲中同时给出了该讲的完整工程（运行环境是Modelsim SE 6.0 和 QuartusII 8.1）。读者应该在听讲或者阅读本讲内容的基础上，理解源代码的每一个模块，然后独立完成每一章的实验，并根据思考题，修改源代码，完成思考题要求的实验。 工程只是作为参考，可以帮助同学核对硬件环境是否存在问题。 对于教材每讲中思考题所布置的实验，光盘也给出了相应的源代码和工程，供读者参考。而本书实验中所使用的革新开发平台，也给出了相应的文档资料。 Modelsim SE 6.0和Altera的QuartusII 8.1、SOPC Builder以及NiosII 8.1 IDE工具使用的英文资料请参考光盘中的文档，具体请看Documentation目录中的readme文件。同时，读者也可以到Mentor和Altera官方网站上去下载最新的文献资料。 在实验中若发现课本或者光盘代码有任何错误，敬请读者通过电子邮件向出版社反映，我们将在北京航空航天大学出版社的有关网页上刊登勘误表。

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1.1可编程逻辑器件概述 1.2 FPGA的设计方法与要求 1.3 FPGA的设计流程 1.3.5 嵌入微处理器的FPGA设计流程 1.4 FPGA的设计工具 2.1 Xilinx FPGA器件 2.1.2 SpartanⅡ和SpartanⅡE系列产品 2.2.1 FLEX系列产品 2.2.3 ACEX1K系列产品 2.2.7 Stratix系列产品 3.1 基于ISE5.2的输入方法 3.1.2 HDL语言输入 3.1.3 状态图输入 3.1.4 IP复用 3.2 基于Quartus的设计输入方法 4.1 基于Modelsim的功能仿真 4.2 基于Quartus的仿真 5.1 综合 5.3 下载配置 6.1 xilinx FPGA的配置设计 6.2 Altera 的FPGA下载配置设计 6.2.3 Altera芯片配置电路设计 7.1VHDL编程风格修改稿 7.2层次设计修改稿 7.3 Block RAM设计修改稿 7.4 基于IP Core的Block RAM设计修改稿 7.5 时钟设计修改稿 8.17 采用等精度测频原理的频率计 8.19自动升降电梯控制器设计 8.23 多功能波形发生器的系统设计 8.24 步进电机定位控制