fucong59-CSDN博客

原创 FPGA实现DDS方案

一、DDS的系统结构DDS是直接数字式频率合成器（Direct Digital Synthesizer），系统结构可分为如下几个部分，其中相位控制字可调整输出正弦波的相位，频率控制字可以调整输出正弦波的频率。DAC把FPGA输出的数字量转换成模拟信号，因为信号中有大量高频信号，再加一级的低通滤波器可以使信号变得更加平滑。 ...

2018-09-30 17:25:56 22603 14

牛顿迭代法，第二次看了，发现几乎又是从头开始搜集资料，不如整理记录一下，也和大家分享一下；牛顿迭代法的核心思想是：切线是曲线的线性逼近，通过迭代求切线最后找到函数近似解的过程。具体可以参考下面这个文章，图示画的很容易理解。牛顿迭代法求平方根（通俗易懂版）_付石头的博客-CSDN博客_迭代法求平方根既然理解和其核心思想，那么就开始进行公式推导：对上图求f(x)的零点x0即：f(x)=0的解，由牛顿迭代的核心思想可知，是比更靠近...

2022-02-13 00:47:31 1359

转载代码覆盖率和功能覆盖率

IC验证的覆盖率

2021-12-24 15:59:33 13273

原创 everything搜到不到文件的设置问题

新装的everything搜索不到文件，看了网上的解决方案都不能解决，分享一下：我的everything软件里，工具->选项的搜索索引在这边设置的本地数据库，但是在如下设置中没有将本地的磁盘包含进去，将每个磁盘都包含到数据库里即可解决。...

2021-01-17 14:01:43 24541 5

转载 FPGA的时序约束

本文转载自：https://www.cnblogs.com/7ants/p/3317185.html在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。通常，在FPGA设计工具中都FPGA中包含有4种路径：从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入到输出的纯组合逻辑。通常，需要对这几种路径分别进行约束，以便使设计工具能够得到最优化的结果。下面对这几种路径分别...

2019-07-26 11:20:23 2296

转载 LFSR和CRC串行实现移位寄存器结构,并行CRC时序实现

文章部分转自https://blog.csdn.net/yongan1006/article/details/8716456LFSR主要用于通信加扰解扰；CRC主要用于通信传输数据校验。一、LFSR线性反馈移位寄存器(LFSR)是内测试电路中最基本的标准模块结构，既用作伪随机测试码产生器，也作为压缩测试结果数据的特征分析器。一个n阶的LFSR由n个触发器和若干个异或门组成。在实际...

2019-04-26 11:41:00 7266 1

转载理解信号负频率

本文转载自：sun_ic的电路设计漫谈之66: 负频率是怎么来的?做信号处理或者频谱分析时,总是遇到负频率的概念.当年学这个理论,在Fourier变换时作为一个函数的偶对称自然引入了,虽然觉得奇怪但也没人追究,记住那些方程变换等还来不及呢,管它负频率什么意义了.若干年之后用这一工具来解决一个实际问题时,不免对这个负频率的来历想追究一下.它的物理意义是什么,为什么要引入这...

2019-04-12 16:45:44 5747

转载 MATLAB中FFT函数的意义

文章转自：https://wenku.baidu.com/view/8863fd1614791711cc791774?pcf=2FFT是离散傅立叶变换的快速算法，可以将一个信号变换到频域。有些信号在时域上是很难看出什么特征的，但是如果变换到频域之后，就很容易看出特征了。这就是很多信号分析采用FFT变换的原因。另外，FFT可以将一个信号的频谱提取出来，这在频谱分析方面也是经常用的。模拟信号经...

2019-04-11 19:42:58 46248 7

转载 [学习笔记] 关于原码与补码

二进制原码：最高位为符号位，最高位为0时表示正数，为1时表示负数，如：1111 1111 = -127 ; 0111 1111 = 127此时称为原码(true form)，但原码不能直接参与运算，如：1000 0001 = -10000 0001 = 1-1 + 1 = 1000 0001 + 0000 0001 = 1000 0010 = -2123这显然是错误的，...

2019-03-02 14:03:46 626

转载 FPGA中锁存器和触发器

找不到原创作者了，就不链接原文地址了，抱歉，如有侵权请联系删除。到底什么是锁存器，它是怎么产生的，它到底和寄存器有多少区别，它怎么消除。为什么说他不好？一，是什么锁存器是一种在异步时序电路系统中，对输入信号电平敏感的单元，用来存储信息。一个锁存器可以存储1bit的信息，通常，锁存器会多个一起出现，如4位锁存器，8位锁存器。锁存器在数据未锁存时，输出端的信号随输入信号变化，就像信号...

2018-10-15 14:44:51 1554

转载 Xilinx Altera FPGA中的逻辑资源（Slices VS LE)比较

本文转载自苍月代表我的博客：https://www.cnblogs.com/lifan3a/articles/4682471.html 经常有朋友会问我，“我这个方案是用A家的FPGA还是X家的FPGA呢？他们的容量够不够呢？他们的容量怎么比较呢？”当然，在大部分时候，我在给客户做设计的时候，直接会用到最高容量的产品，因为我们的产品对成本不敏感。不过，在此还是比较一下两家的产品，简单写写一...

2018-10-15 10:21:15 3386

原创 verilog实现(infer)一个异步(双口)RAM

在异步FIFO的应用中所用的存储器一般都是RAM，所以异步的RAM对于异步FIFO实现是基础的module asyn_ram#(parameter DWIDTH=4,//data width AWIDTH=10)//address width ( input wr_clk, input[DWIDTH-1:0] wr_data, input wr_en, input[AWI...

2018-10-13 17:01:21 7811 3

转载【转载】门电路组成D触发器

本文转载自：http://www.elecfans.com/book/623/5.4.1 D触发器电路结构与工作原理简单的钟控D触发器的逻辑电路如图5.4.1所示。它也是在基本的RS触发器的基础上发展而来的。D触发器只有一个数据端。下面结合其电路结构分析其工作原理。当时钟信号CP = 0时，经G3和G4与非门后，得、，所以D触发器得逻辑状态...

2018-10-12 17:45:57 45741

原创【整合】FPGA调用RAM资源

FPGA可以调用分布式RAM和块RAM两种RAM，当我们编写verilog代码的时候如果合理的编写就可以使我们想要的RAM被综合成BRAM（Block RAM）或者DRAM（Distributed RAM），其中BRAM是block ram，是存在FPGA中的大容量的RAM，DRAM是FPGA中有LUT（look-up table 查找表）组成的。当使用的容量较小会综合成DRAM，容量大的时候综合...

2018-10-12 17:06:27 10245

转载【转载】RTL 与 technology schematic的区别，包含概念与实例

下文转载自：永不止步，永无止境的博客，原文：https://www.cnblogs.com/youngforever/p/3155045.html 下面是xilinx官网上的问答贴：http://china.xilinx.com/support/answers/41500.htm#solutionThe difference between RTL and technology ...

2018-10-12 16:20:41 1380

转载用Verilog编写同步RAM

本文转载自泡面狂的博客的博客：http://blog.sina.com.cn/s/blog_79ce0d8f0101g0n1.html在FPGA设计实现中，经常要用到RAM，这里的RAM一般指的是是静态的RAM。一般FPGA（如xilinx）中就有所谓的block RAM, 它就是现成的RAM资源，我们如果合理编写verilog代码，就可以使我们想要的RAM被综合成block RAM，从而节省...

2018-10-11 11:05:37 9792

转载汉明码编码的纠错原理

1. 简介：当计算机存储或移动数据时，可能会产生数据位错误，这时可以利用汉明码来检测并纠错，简单的说，汉明码是一个错误校验码码集，由Bell实验室的R.W.Hamming发明，因此定名为汉明码。2. 汉明码的定义和汉明码不等式：设：m=数据位数，k=校验位数为，n=总编码位数＝m+k，有Hamming不等式：1. 汉明码不等式含义：a) ...

2018-10-06 17:38:25 20629 3

转载异步复位，同步释放

--------------------- 本文来自爬行的娲牛的CSDN 博客，全文地址请点击：https://blog.csdn.net/frank_wff/article/details/43226507?utm_source=copy module reset_best(clk,asyn_reset,syn_reset);input clk;input asyn_reset...

2018-09-30 20:35:55 362

转载 verilog异步复位，同步释放

<div id="article_content" class="article_content clearfix csdn-tracking-statistics" data-pid="blog" data-mod="popu_307" data-dsm="post"> <di

2018-09-30 20:28:07 1874

转载【ISE报错】ISE 生成PLL核的时候报错

erator_v1_0.tcl" line 242)ERROR:sim - Unable to evaluate Tcl file:ERROR:sim - Failed executing Tcl generator.ERROR:sim - Failed to generate 'pll'. Failed executing Tcl generator.解决方法：删除工程下的"\ipcore...

2018-05-18 12:18:39 2799 3

原创【厉害了FPGA】Verilog实现接收帧数据的一种方法（帧数据同步搜索检测）

FPGA和其他设备进行通信的时候，如果传输的是大量数据，肯定需要打包（组帧）进行传输，而且都需要有帧头和校验位来确保帧数据传输正确。今天说一下最近自己做的一个项目涉及到的这个问题。当FPGA作为接收端去接收帧数据的时候，即使保证一帧数据的帧头是正确的，而且校验位是正确的也不能百分百保证这帧数据正确接收了，可能情况：1、数据传输有错误，但是错误的数据也得到了一样正确的校验位；2、...

2018-03-20 22:09:49 14643 3

原创【Verilog错误】Non-constant loop condition not supported for while .

while((rx_byte!=0)))//检测过程 begin //************ end如上图：报错内容提示没有确定的循环次数，不能生成硬件结果，所以这种while的没有固定循环次数的使用方法对于Verilog是不允许的，不同于C语言。...

2018-03-20 16:13:52 3712

原创【厉害了FPGA】Verilog和VHDL对于一个always块或者一个process下的多个边沿触发事件处理

在我们设计FPGA数字电路的时候，经常会遇到多个边沿触发事件的情况：比如： Verilog实例：我们有两路时钟信号，一路是1HZ的信号，一路是10M的时钟信号，现在实现在1HZ信号上升沿的时候开始用10M信号对1HZ信号进行计数的功能，如下图： 1HZ信号触发开始计数功能，10M时钟信号触发计数寄存器+1操作。实现代码：/**************对1...

2018-03-18 22:30:39 6351

原创导致cannot resolve method setSupportActionBar()可能的两种错误

1、活动是继承AppCompatActivity而不是继承Activity2、导入包import android.support.v7.widget.Toolbar;而不是import android.widget.Toolbar;

2017-03-21 10:28:25 3182 1

原创 Litepal查询数据并按两个类别排序

最近看郭霖老师的《第一行代码第二版》讲到Litepal，通过DataSupport.order("x asc").find(Aps.class);将aps表中的数据可以按x的升序排序，但是我做的小东西确要把数据库中的所有数据读出来，并且按坐标的x,y排序。在网上看了http://blog.csdn.net/lianghe_work/article/details/45039977的文章，说到s

2017-03-20 20:40:07 5640 1

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