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RSS订阅verilog uart模块
verilog 写uart模块，例化时可以配置模块时钟与波特率时钟，内部集成了晶振--波特率计数器偏差校正部分(通过最小边沿校正)，校正范围-10%~10%，接收部分使用7点采样。
例化示例：
uart #(
.freq_clk(24),
.freq_baud(57600)
)
m1(
.clk(24m),
.reset_n(reset_n),
.tx(uart_tx1),
.rx(uart_rx1),
.data_to_tx_flag(tx_flag),
.data_to_tx(tx_data),
.busy(),
.send_ok(tx_send_ok),
.data_from_rx_flag(rx_flag),
.data_from_rx(rx_data)
);
2020-07-18
空空如也
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