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AXI_lite代码简解(四)-观察 AXI4-Lite 总线信号

观察 AXI4-Lite 总线信号  在《AXI-Lite 自定义IP》章节基础上,添加ila\vio等调试ip,完成后的BD如下图:                    图4 53 添加测试信号  加载到SDK,并且在Vivado中连接到开发板。  Trigger Setup,点击“+”,选择 AXI_WVALID,双击添加。设置 Radix 为 B,触发条件 Value 为 1。                    图4 54 添加信号设置触发位置为 512          .

2020-10-26 22:24:57

【转载】让你的GitHub下载飞速提升到2M/s以上

2020年7月27日整理发布多种GitHub加速方式!转载自:https://code.pingbook.top/blog/2020/How-To-Speed-Github.htmlGitHub 镜像访问这里提供两个最常用的镜像地址:https://github.com.cnpmjs.orghttps://hub.fastgit.org也就是说上面的镜像就是一个克隆版的Github,你可以访问上面的镜像网站,网站的内容跟Github是完整同步的镜像,然后在这个网站里面进行下载克隆等操作。

2020-10-22 01:07:08

AXI_lite代码简解(三)-AXI-LITE 自定义IP

AXI-LITE 自定义IP目的:通过嵌入式软核或者硬核通过AXI_Lite接口(Master)控制FPGA端引脚的GPIO。实现框图:                  图4 50 自定义IP应用框图按照AXI互联机制我们知道,我们的自定义IP是通过AXI_Interconnect连接到Master端,整体的框图也比较简单,为了验证方便我们只按照红色线路径进行测试。自定义的IP也比较简单,是直接在上面两节的基础上修改几个参数即可。我们知道软核或者硬核通过接口向自定义IP写数据时,是通过sl

2020-10-18 16:40:45

Quartus 各版本器件支持列表

参考:http://www.ithinktech.cn/index.php?c=content&a=show&id=786

2020-10-13 20:18:04

AXI_lite代码简解(二)-AXI-Lite 源码分析

AXI-Lite 源码分析  对于使用AXI总线,最开始肯定要了解顶层接口定义,这样才能针对顶层接口进行调用和例化,打开axi_lite_v1_0.v文件,第一段就是顶层的接口定义:代码4 1 axi_lite接口定义1. // Ports of Axi Slave Bus Interface S00_AXI 2. input wire s00_axi_aclk, 3. input wire s00_axi_aresetn, 4. input wire [C_S00_AXI_A

2020-10-10 22:11:20

AXI_lite代码简解(一)-查看源码

查看源码1、要看到AXI-Lite的源码,我们先要自定义一个AXI-Lite的IP,新建工程之后,选择,菜单栏->Tools->Creat and Package IP:            图4‑43 Creat and Package IP2、选择NEXT            图4‑44 选择NEXT3、选择Create AXI4 Peripheral,然后Next:            图4‑45 选择Create AXI4 Peripheral,然后Next4.

2020-10-09 20:53:30

Altera Scatter-Gather DMA (SG-DMA)的简单使用

文章来源:http://www.cnblogs.com/scnutiger/archive/2010/02/06/1664980.html在Quartus7.2之后的版本中,除了原有的基于avalon-mm总线的DMA之外,还增加了Scatter-Gather DMA这种基于avalon-ST流总线的DMA IP核,它更适合与大量数据流传输的场合,使用起来比较灵活,增加了与外设流器件配合的能力。由于网上关于SG-DMA介绍的资料比较少,因此这里简单介绍一下SG-DMA的使用,利用它可以搭配Altera的千

2020-09-28 20:45:17

AXI总线详解-几种应用DMA的典型应用 ​

几种应用DMA的典型应用​​ (1) AXI DMA            图4‑40 AXI DMA应用在系统中,AXI DMA与处理器等其他设备通过AXI Interconnect互联。系统处理器通过AXI4-lite接口访问DMA内部寄存器,向其写入配置信息,然后根据配置信息,高效的进行数据传输;DMA也可以启动S/G传输模式,通过独立的AXI S/G通道从DDR中获取描述符信息,然后协调以太网和DDR间的数据传输;独立的控制和状态流通道,提供相关的包信息;DMA的中断与系统中断控制器相连.

2020-09-28 20:33:04

AXI总线详解-几种应用DMA的场合

几种应用DMA的场合

2020-09-28 20:27:59

AXI总线详解-DMA内部寄存器的读写方式

DMA内部寄存器的读写方式基于AXI的DMA对内部寄存器的读写有着相同的方式。在普通传输模式下,DMA内部的寄存器都是由处理器通过AXI-Lite总线进行读写的;但基于AXI总线的三种DMA,都增加了S/G传输模式,它卸载了处理器对寄存器的读写,通过独立的S/G读写通道对存储着命令描述符的内存进行访问读取、处理描述符,然后更新描述符写入内存。...

2020-09-28 20:26:11

AXI总线详解-不同类型的DMA

不同类型的DMAGPIOPL general purpose AXIGP AXI utlilizing PS DMACHigh performance w/DMAACP w/DMA几种DMA的总结​ZYNQ中不同应用类型的DMA  几个常用的 AXI 接口 IP 的功能(上面已经提到):  AXI-DMA:实现从 PS 内存到 PL 高速传输高速通道 AXI-HP<---->AXI-Stream 的转换  AXI-FIFO-MM2S:实现从 PS 内存到.

2020-09-22 22:55:07

ZYNQ中DMA与AXI4总线-DMA简介

ZYNQ中DMA与AXI4总线  为什么在ZYNQ中DMA和AXI联系这么密切?通过上面的介绍我们知道ZYNQ中基本是以AXI总线完成相关功能的:                图4‑34 连接 PS 和 PL 的 AXI 互联和接口的构架  在ZYNQ中,支持AXI-Lite,AXI4和AXI-Stream三种总线,但PS与PL之间的接口却只支持前两种,AXI-Stream只能在PL中实现,不能直接和PS相连,必须通过AXI-Lite或AXI4转接。PS与PL之间的物理接口有9个,包括4个AXI-

2020-09-19 23:33:26

AXI4交换机制

AXI4交换机制接口与互联  一个典型的系统主要是由一个主设备和从设备连接组成的,它们通过某种形式的互连组合在一起,如图4‑21所示。              图4‑29 接口和互联  AXI协议提供了一个单独的接口定义来描述接口:主设备和互连之间从设备和互联之间主设备和从设备之间。  上述接口定义使各种不同的互连易于表达。设备之间的互联,与其他具有对称的主端口和从端口设备一样,可以连接真正的主设备和从设备。  大多数系统采用如下三种互连的方式之一:共享地址和数据总线共享地.

2020-09-14 20:05:29

AXI总线详解-AXI4读写操作时序及AXI4猝发地址及选择

AXI4读操作          图 4‑15 读通道架构  如上图所示,主设备向从设备通过读地址通道指定读数据地址及控制信号,从设备通过读数据通道将指定地址上的数据传输给主设备。          图4‑16 Read Burst 流程1、当状态机的当前状态为WAIT_START时,master将ARVALID拉高。2、slave收到ARVALID信号后,将ARREADY拉高,持续到一次burst_len传完为止。master收到ARREADY拉高的信号后,将ARVALID拉低。3、AR.

2020-09-09 21:31:52

AXI协议中的通道结构

  AXI4协议基于猝发式传输机制。在地址通道上,每个交易有地址和控制信息,这些信息描述了需要传输的数据性质。主从设备间的数据传输有两种情况,一种是主设备经过写通道向从设备写数据(简称写交易),另一种是主设备经过读通道从从设备那里读取数据(简称读交易)。在写交易过程中,AXI有一个额外的写响应通道,从设备通过该通道向主设备发出信号表示完成写交易。  AXI 协议可以实现:地址信息发出先于实际传输的数据支持多个未完成的交易支持乱序交易  图4‑13展示了使用读地址和读数据通道如何实现读交易。.

2020-09-08 21:08:14

AXI总线详解-总线和接口以及协议

  总线、接口和协议,这三个词常常被联系在一起,但是我们心里要明白他们的区别。  总线是一组传输通道,是各种逻辑器件构成的传输数据的通道,一般由由数据线、地址线、控制线等构成。接口是一种连接标准,又常常被称之为物理接口。  协议就是传输数据的规则。  我们通常说的PCIE,既可以是PCIE信号,也可以是PCIE接口、PCIE总线,还可以是PCIE协议。之所以这么复杂,主要原因就是每个人对概念认知的差异。再比如,只要百度一下串行和并行,就会出来很多类似“串行通信与并行通信”、“串行接口与并行接口”、“.

2020-08-30 04:06:22

AXI总线详解

AXI的重要性AXI是ZYNQ系统中比较重要的一部分。· AMBA总线,熟悉ARM架构的朋友应该都大致了解, AMBA是ARM公司的注册商标。是一种用于片上系统(SoC)设计中功能块的连接和管理的开放标准片上互连规范。它促进了具有总线结构及多控制器或组件的多核处理器设计开发。自成立以来,AMBA已广为应用,远远超出了微控制器设备领域。如今,AMBA已广泛用于各种ASIC和SoC部件,包括在现代便携式移动设备中使用的应用处理器。· 高级可扩展接口AXI(Advance

2020-08-23 23:23:41

Vivado安装过程卡在Optimize Diskspace Usage’ stage不动的解决办法

Vivado在安装过程中,所有文件安装完毕后,会长时间卡在Final Processing界面,并且提示… Optimize Diskspace Usage’ stage。先说解决办法,就是在第一个安装界面,如下面界面:**选择–>Prefence**选择Disk Usage Settings之后取消选择图示选择框官方的解释如下:...

2020-03-29 20:29:23

Vitis尝鲜(二)

 上一篇安装完相关程序后,这一篇就简单运行一个“Hello Vitis”的程序。 本例硬件平台为ZYNQ平台,具体芯片为XC7Z035。 ZYNQ 芯片分为 PL 和 PS, PS 端的 IO 分配相对是固定的,不能任意分配,而且不需要在 Vivado 软件里分配管脚,虽然本实验仅仅使用了 PS,但是还要建立一个 Vivado 工程,用来配置 PS 管脚。虽然 PS 端的 ARM 是硬核,但是...

2020-03-18 23:24:38

Vitis尝鲜(一)

  vitis已经发布很长时间了,但是我就要尝鲜。。。  首先是安装,本教程分两个主要的平台(WIN10和Ubuntu)给出安装教程和源文件。Vitis在WINDOWS平台的安装  官方下载链接:https://china.xilinx.com/support/download.html  推荐下载这个程序,是win平台的下载器,个人自测峰值可以达到6~10M/s的下载速度,同样推荐下载...

2020-03-18 20:51:24

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