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RSS订阅原创 zynq_linux安装交叉编译环境
注：本文参考了其他博主的文章，都在文中进行了引用1、下载xilinx-2011.09-50-arm-xilinx-linux-gnueabi.bin来自 <zynq交叉编译环境搭建_flyingforever_wl的博客-CSDN博客_zynq 交叉编译>使用命令sudo dpkg-reconfigure dash将dash改为bash安装编译环境sudo ./xilinx-2011.09-50-arm-xilinx-linux-gnueabi.bin此时注意
2022-05-02 16:45:50
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原创 orCAD小技巧
一、连线无法自动捕捉时，关闭grid：如上图，点击后变红即可取消最小移动grid单位，可以随意移动；二、更新修改后的网络和off-page：选中根文件——tools——annotate添加offpage页码：参考：http://www.mazirong.com/archives/2639三、批量修改offpage或net的方法：（参考本博客之前的文章）如图需要修改phy1为ph2：如果选中所有，只要选中了连线，则无法修改name...
2022-05-02 16:17:57
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原创 cadence——基本操作6
二十六、关闭一个颜色管理：有时焊盘会出现引脚位号，在visibility中关闭所有层后还是会显示如图所示的焊盘，关闭需要在此处关闭：二十七、走线时怎么保证两个PIN之间的连线是直线而不会弯曲：在固定PIN的一端引出走线，记住坐标，将需要摆放的器件放在x 或 y位置，再使用MOVE命令，调整其 y 或 x位置。二十八、修改shape之间的间距后，shape之间没有了空隙这还是由于没有更新导致的，解决方法：方法1. 在约束管理器中修改了shape和其他元素之间的间距等参数，会弹出dis
2022-05-02 15:51:30
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原创 cadence——基本操作5
二十一、同时DRC也可以在上文二十条界面中设置，点击栏目前的颜色块即可删除错误；二十二、有时DRC会报错，比如V S 错误，可能原本是正常的过孔到shape距离，此时在修改一些参数后会突然报错，可以通过稍微调整一下过孔而自动更新shape（动态shape），这样就正常了；二十三、好习惯是新建板框时，除了outline，还应该建立一个rout keepin，这样在后期处理铜皮时，可以直接使用keepin的边界，直接敷铜，省去了自己画铺铜边界的麻烦，画keepin时，可以方便的使用Z-COPY功能，在e
2022-05-02 15:36:57
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原创 cadence——基本操作4
十六、关于差分线的 D P 错误一般此错误出现在约束管理器》电气特性》走线》差分对一栏设置中：十七、怎么挖空敷铜修改敷铜边界时，使用edit boundary即可，但是该命令不可以修改敷铜内部，修改内部可以使用：shape 》 manual void/cavity 》 polygon 即可挖空敷铜注： 如果挖空后需要修改边界，貌似只能重新填补回去后再重新挖空敷铜：shape 》 manual void/cavity 》 delete十八、怎么恢复误删的丝印选择
2022-05-02 15:13:42
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原创 cadence——基本操作3
十一、不能随意关闭OpenGL，否则会导致PCB颜色十分明亮，或者影响如镜像等功能：十二、在做等长时，如果同一个网络放在了两个match group中，那么在绕线时会出现右下角状态栏左右都有余量显示的现象，而不是通常的只有一个余量状态，因此应该避免这种情况，网络只放在一个组中；十三、修改outline倒角：manufacture——Drafting——Fillet——Option设置半径——选边框两根line十四、按照单坐标移动：使用命令MOVE，选中对象，选中参考点，如果是按...
2022-05-02 15:05:13
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原创 cadence——基本操作2
六、修改差分线对，选择Electrical 》 Differrential Pair：然后可以新建或者使用默认设置：设置完成后，选择Physical 》 Net 》 All Layers：可以实时调试差分或等长设置：七、等长数据线的设置：选择relative propagation：右键选择操作信号，选择 create 》 match group 》 添加的信号需要有数据线，时钟线，如RXD信号组：RXD 0 ~ 3，RXD_CLK， RXD_DV，且需要..
2022-05-02 15:02:41
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原创 cadence——基本操作1
一、调节PCB器件最小移动栅格距离：右键 》 quick utilities 》 grids 》定义Spacing；注：各层都有最小栅格设置，不能只设置一层的；同时，最小的栅格距离可以设置到 1 以下的小数值，但是需要在 setup 》 Design parameters，设置为最高的精确度2：注意：此处分为电气栅格和非电气栅格，如第一行中的non-etch，就包括了板卡外框等内容，后面的etch层，则是包含了所有的常规走线等内容。二、设置allegro中默认长度单位：setu.
2022-05-02 15:00:13
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原创 cadence——orCAD添加off-page后无法添加相应页码的解决
Off Page Connector .XXX has no Intersheet References.
2022-05-02 14:24:05
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原创 allegro导出工程封装再添加到orCAD中的方法
导出PCB封装：打开工程，选择FILE > EXPORT > EXPORT Libraries，此处可以选中不依赖库：https://wenku.baidu.com/view/dddb8a4c0029bd64783e2cfd.html修改原理图元器件信息：在orCAD中part properties可以编辑包括封装在内的信息，但是注意此处应该选择current properties，选择其他的项可能会无法显示全部信息：此时可以在如下界面修改封装数据：此时即使修改了封装数据，但
2021-09-11 11:52:53
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原创 OrCAD批量修改网络名称时的方法
在原理图中直接ctrl+A ，然后右键 edit properties，此时可能是横向排列的，点击pivot，选择aliases，选中name列，ctrl+insert复制，shift+insert进行粘贴，复制到表格中后可以批量替换，然后再复制回orCAD中； 也可以选中工程目录下的整个工程或者某个page，必须选中，然后在edit中选择brows，再选择net或者offpage，出现第一个title配置界面后选中所有内容，然后在edit中选择properties，再用同样的方法对name列进行复制修改
2021-09-11 11:50:48
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原创 allegro打开新工程自动关闭的错误
pcbevn文件夹下修改快捷键文本中不能出现funckey后面空白的情况，否则程序打开会伴随跳出Defined Aliases Funckeys的窗口，并且时不时就会出现程序崩溃的情况，打开新工程时也会出现崩溃。
2018-01-29 09:55:44
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原创 allegro中PCB文档被锁定错误
allegro is being edited by user on data XXX， File XXX was locked on data XXX, save design to another name or contact...allegro出现无响应后结束进程，再进去就出现PCB不能被保存。解决方法：PCB文档所在的目录下会出现一个同名的 .lck 文档，删除即可解决。
2017-12-25 17:10:09
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原创 cadence——orCAD画层次原理图使用port连接导致PCB中丢失原始NET名
使用orCAD绘制层次原理图，导入allegro中后会发现层次图中各个模块之间的连线NET名都变为了N+数字的一串字符，而不是原理图中本来的NET名，造成差分对、等长等规则设置时无法确定NET；不知道是不是orCAD不支持顶层原理图自动识别NET名，还是PORT画的层次原理图就是这样？所以以后还是老老实实用off page吧；解决办法：在顶层图中各个模块之间连线上添加相应的NET。
2017-11-29 17:15:52
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空空如也
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