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RSS订阅转载 转--VIVADO2017.4无法下载QSPI解决方案
QSPI FLASH 下载，分析说明。从官方的文档中，经过分析和实际操作，总结以下信息。（1）“指定fsbl”文件修改根据文档说明，从VIVADO 2017.3版本开始，Xilinx官方为了使Zynq-7000和Zynq UltraScale +实现流程相同，在QSPI FLASH使用上做了变化，即Zynq-7000编程flash需要“指定的fsbl”。这个fsbl用于初始化系统（主要是运行...
2019-09-20 09:36:59
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转载 cadence16.5中电源线、地线取消飞线显示
在PCB布线中，电源线、底线都只要通过很短的一段走线后直接打过孔到相应的电源层或地层，但是在布线前，电源和地的飞线是非常乱的，而且在走电源或地线时属线会连接到其他的电源或地引脚上。这样会带给布线很大的不便。 在cadence16.5中，我们可以设置取消电源和地线的飞线显示。具体设置如下：在菜单栏中点击edit->properties:然后再在右侧栏中点击 find->net->
2017-09-14 14:42:24
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转载 异步FIFO Verilog代码注释分析
近日复习数字电路设计，遇到异步FIFO的问题。 在百度找到相关代码，阅读理解后，写出注释，方便自己今后查阅以及迅速理解；同时在此分享，以便广大读者查阅。 并，感谢分享者的无私精神！此异步FIFO，深度256，宽度8； 类似数组，以数组举例：深度256，表示数组存放256个数据；宽度8，表示每个数据为8位二进制；采用格雷码进行空满条件判断， 原因是格雷码相邻的数据只变
2017-03-16 14:43:48
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转载 ISE 使用ICON，ILA，VIO核
使用ChipScope有两种方式：第一种，使用CoreInsert，可参考下面链接： http://blog.csdn.net/rill_zhen/article/details/8115756 http://www.eefocus.com/article/08-11/57630s.html这种方法可以快速的使用ICON和ILA核，以及ATC2核，而且不必修改原代码
2017-03-01 14:01:02
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转载 DFT，可测试性设计--概念理解
工程会接触DFT。需要了解DFT知识，但不需要深入。三种基本的测试（概念来自参考文档）： 1. 边界扫描测试；boundary scan test。测试目标是IO-PAD，利用jtag接口互连以方便测试。（jtag接口，实现不同芯片之间的互连。这样可以形成整个系统的可测试性设计。） 2. 内建自测试BIST；（个人理解：模拟IP的关键功能，可以开发BIST设计。一般情况，BIST造
2017-03-01 13:46:17
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转载 跨时钟域处理
时钟对于FPGA就像我们的心脏，时刻控制着“跳动”的频率以及“血液”的流速；时钟域好比通过心脏的血液血型，不同血型的血液会产生排斥作用。在设计中建议时钟越少越好，好比于人有两个甚至更多的心脏，其内脏工作将会多么混乱。但是某些情况下多时钟又不可避免，比如从FPGA外部输入的数据，其自带有个随路时钟，数据终归要在FPGA内部时钟域下处理，这来自外部的“血液”如何处理才能与内部的“血液”融合呢？配对及转
2017-02-28 14:12:35
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转载 Vivado开发工具熟悉之XDC约束文件
Vivado开发工具的使用之前已经有了比较多的了解，在建立工程图形化界面操作这里已经不存在什么问题，不论是IP核，embedded system（block design），还是添加约束，编译流程，流程已经打通了。但是在实际工程移植过程中，发现Vivado开发中最不一样的地方还是约束这里，这里把约束相关的一些与ISE不同的地方，和Vivado新增加的关于约束的工具总结一下。1，vi
2017-02-28 14:11:30
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转载 [zz]Xilinx中ise原语的使用
1、IBUFGDS输入全局时钟及DCM分频使用：IBUFGDS #(.DIFF_TERM("FALSE"), // Differential Termination (Virtex-4/5, Spartan-3E/3A).IOSTANDARD("DEFAULT") // Specifies the I/O standard for this buffer) IBUFGDS_in
2017-02-23 19:48:33
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转载 Xilinx Spartan 6 管脚分配
1. Spartan-6系列封装概述 Spartan-6系列具有低成本、省空间的封装形式，能使用户引脚密度最大化。所有Spartan-6 LX器件之间的引脚分配是兼容的，所有Spartan-6 LXT器件之间的引脚分配是兼容的，但是Spartan-6 LX和Spartan-6 LXT器件之间的引脚分配是不兼容的。 表格 1Spartan-6系列FPGA封装
2017-02-06 10:27:59
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转载 在高速信号换层时打回流地VIA过孔，减小回流路径
一般差分信号参考GND换层时打GND via是为了缩短回流路径 从高速信号设计的角度出发! 如果差分信号换层后其参考层变了,最好是要用过孔将两个不同的参考层在靠近差分线的via处联通! 但是如果打多个Via时,最好距离不要靠的太近! 5楼的兄弟说话自相矛盾。 如果差分对不需要参考地而是相互参考的那么信号的回流路径怎么会断开呢打过孔又怎么能够能减小回路面
2016-06-27 16:04:45
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转载 altium designer 如何把器件管脚提取到excel
由于目前的FPGA的管脚数剧增，所以如果只是通过原理图来设置QII，过于费劲。简单的操作为如下几步：1. 选中FPGA的各个Part，其实也可以不用选，呵呵；2. 右键-->Part Actions --> Configure Pin Swapping；3. 在“Pin Swapping”页，“Ctrl+A”，再“Ctrl+C”；4. 将其粘贴到Exce
2016-06-22 14:55:48
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转载 allegro 群组布线
执行Route->connect命令，设置好控制面板中的内容。然后设置同时走线的GROUP包含哪些网络，有两种方法。第一种方法，如果几个网络是紧邻的，可以直接框选，选中的网络就会被包含在GROUP中，走线时几个网络被同时拉出。第二种方法，如果几个网络起点并不相邻时，单击鼠标右键，选择Temp group，依次点击想同时走线的网络起点焊盘，选完后单击右键选择complete，选中的网络被同时拉出。
2016-06-17 16:16:17
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转载 allegro 布线时显示长度
手工布线时还可以动态显示当前走线的长度，设置方法为执行菜单命令Setup->User preferences，打开User preferences Editor对话框。在Etch对应的环境变量中勾选环境变量allegro_etch_length_on。当走线时就会动态显示当前走线的长度，如图8.23所示。 图8.23 动态显示走线的长度在Dynamic Length窗口中显
2016-06-17 15:55:06
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转载 allegro 中如何导出坐标文件
对于没倒过坐标文件的人来说，不知如何下手，其实操作很简单。（1）打开allegro的pcb工具(pcb editor)（2）打开pcb (3) 菜单File -> Export -> Placement 在弹出的窗口中选择器件原点位置（或者默认），然后点Export按钮。这样坐标文件就保存在于*.brd文件同一个目录下。
2016-06-17 14:00:15
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转载 ALLEGRO 过孔盖绿油与否的设置方法
allegro里MASK层和PASTE层的作用MASK-----Gerber文件里如加了MASK，则对应得过孔、焊盘和铜箔不盖绿油PASTE----制作钢网用，用于确定焊盘所对应的钢网孔的大小和位置-----故对于PCB制作厂家来说，PASTE层不是必须的。GERBER设置方法（MASK类）TOP层过孔盖绿油：--------------1)PIN
2016-06-17 11:07:24
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转载 环形缓存区bufferC语言实现
环形缓存区bufferC语言实现消息队列锁调用太频繁的问题算是解决了，另一个让人有些苦恼的大概是这太多的内存分配和释放操作了。频繁的内存分配不但增加了系统开销，更使得内存碎片不断增多，非常不利于我们的服务器长期稳定运行。也许我们可以使用内存池，比如SGI STL中附带的小内存分配器。但是对于这种按照严格的先进先出顺序处理的，块大小并不算小的，而且块大小也并不统一的内存分配情况来说，更多使用
2016-03-27 21:00:57
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空空如也
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