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RSS订阅原创 数字IC设计校招笔试题精选
1、实现一个可以1-7分频任意切换的分频器，要求无论是奇数分频还是偶数分频，分频后的时钟的duty cycle都是50%，请用Verilog语言描述或者画架构图并配合文字加以解释说明。Verilog HDL程序如下所示：module fre_div( input clk_50m, input rst, input[2:0] div_sel, //输入分频数，范围为1-...
2019-08-09 17:13:20
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转载 如何计算图像采集应用所需要的带宽？
转自：如何计算图像采集应用所需要的带宽问题:我正在开发一个图像采集的应用，需要知道图像采集所需要的带宽，应该如何来计算每秒钟我采集的数据大小呢？解答:当考虑图像采集所需要的带宽时，我们需要考虑两种数据传输速率：瞬时速率和平均速率。下面就向大家来详细介绍这两种速率的概念以及他们的计算方法，同时在本文的最后为大家提供了一个案例。瞬时数据传输速率数据传输速率中最重要，最需要考虑的就是瞬时...
2019-05-02 11:06:48
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原创 Vivado vc707 pcie传输实验（超详细）
所需工具：1、 Vivado2017.12、 WinDriver12.73、 VC707开发平台4、 带PCIE插槽的台式机第一部分：固化程序实现新建一个工程：pcie_x8_64(过程不再赘述)，工程建好如下：点击左边窗口PROJECT MANAGER下的 IP Catalog，在搜索框中搜索pcie，选中第一个。按图中所示设置，Lane Width选择X8 2.5GT/...
2018-10-22 19:57:33
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原创 Xilinx FPGA内部资源之时钟篇1
以下时钟介绍以Virtex5系列芯片作为参考芯片从时钟的角度可以将Xilinx FPGA划分为若干个时钟域（Clock Region），不同的FPGA芯片具有不同数量的时钟域，XC5VLX30有8个时钟域，XC5VLX330有24个时钟域。事实上每个时钟域的大小都是固定的，在Virtex5系列芯片中，每个时钟域的大小固定为20个CLB，这就导致了芯片越大，时钟域就越多。Xilinx FPGA的...
2018-09-21 16:35:07
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原创 Xilinx Vertex5 DDR2 SDRAM IP核仿真教程
在项目中使用Xilinx DDR2 SDRAM IP核之前，首先对该IP核进行仿真以了解IP核的时序和工作方式。 本人最近在使用Vertex5 版本的ddr2 SDRAM核，并使用ISE14.7版本生成；仿真工具使用modelsim SE.虽说官方有文档告诉我们如何进行仿真该IP核，但是具体到实践中还是走了不少弯路，写此博客的目的就是将仿真该IP核的过程记录下来，防止自己以后遗忘，同时如果能给看...
2018-09-12 17:55:43
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dma_performance_demo_xapp1052
2019-03-30
micron 1024M DDR2 SDRAM 仿真模型
2018-09-21
空空如也
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