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原创 FPGA智能网卡-hash桶冲突

为什么需要hash来管理flow表智能网卡芯片主要依据流的五元组来管理flow表；比如ipv4的报文，流的五元组是SIP(32bit)+DIP(32bit)+SPORT(16bit)+DPORT(16bit)+PROTO(8bit)，一共104bit；但是flow表的数量往往达不到如此大的规模；所以选择使用hash来压缩流表的地址空间；这可能会带来hash冲突问题；什么是hash冲突当不同的五元组的key通过hash算法得到相同的值，可以理解为是hash冲突；计算hash冲突的概率如下图

2022-05-02 14:37:36 843

原创 FPGA智能网卡-流表老化功能

流表老化的作用？流表老化主要有以下几个目的；在智能网卡系统里面，流表的空间有限，流表老化主要为了流表空间利用最大化；流表老化是什么？流表老化是一直利用时间戳机制来删除无用的流表；以达到流表空间的利用效率；流表老化怎么做？如下图所示，从flow id=1的地址读流表，提取流表的时间戳；依次循环读流表；当前时间戳减去流表时间戳大于门限的时候，上报统计消息给业务软件，如果业务软件发出命令来删除流表；...

2022-04-23 16:37:59 762

原创智能网卡OVS卸载设计

智能网卡转发面作用主要为了实现报文的编辑，实现OVS的功能；比如加vxlan头或者去vxlan头，修改MAC, 修改IP,修改UDP或者TCP的字段；以实现网络的智能互联功能；智能网卡转发面架构如下图所示：主要有以下几个模块报文缓存管理，主要缓存原始报文的payload，当编辑报文头完成后，新报文头+原始报文的payload组成新的报文发送出去； parser模块，主要为了解析报文提取相应的meta信息；比如vni，sip,dip,sport,dport...

2022-04-16 18:39:27 2930

原创 FPGA智能网卡-RSS功能

FPGA智能网卡RSS功能是什么？RSS是一种智能网卡技术，能让智能网卡均衡的分配CPU; 一般选择2元组{sip,dip}或者4元元组{sip,dip,sport,dport}通过hash，得出HASH VALUE,然后通过Hash Value去查询indirect table；计算出queue的信息；HASH算法的选择方案一， CRC算法，网上有很多关于CRC的教程；方案二， toeplitz 算法，先贴一下verilog的代码 function[31:0]h..

2022-04-08 22:36:54 754

原创 FPGA智能网卡-流量监管功能

为什么需要这个功能？运营维度售卖依据规格，带宽是重要的规格之一。比如VPORT限速，VPORT GROUP限速；运维维度当发现异常流量，可以采用flow限速来限制异常流量； FPGA智能网卡的限速是什么？当超过流量规格的时候，流量监控模块会丢弃配置的带宽规格；怎么做？限速采用令牌桶原理，下面来阐述一下限速的原理令牌生产者按照配置的速率来添加令牌；如果添加的令牌大于令牌桶的大小则溢出多余的令牌；令牌消费者入口的报文读meter表，首先判断

2022-04-04 21:54:13 460

原创 FPGA智能网卡-flow表匹配统计功能

为什么需要此功能？主要从两个方面来考虑：运营方面: 售卖依据规格，流量包是重要的规格之一。运维方面：当我们定位线上问题的情况中，flow统计是重要的手段之一； flow表统计是什么？flow表统计主要是统计匹配flow表的报文个数和字节的数量；怎么做？当匹配流表的时候，匹配的流读对应的统计值，然后加上自身报文的属性（个数,字节大小）如下图所示：...

2022-04-04 10:05:49 945

原创 FPGA智能网卡删除流表原理

智能网卡存储表象的规格有限，所以当某条流不再查询流表的时候，就会把对应的流表删除，把对应的位置给其他流使用；删除流表方法业务软件下发控制命令到控制面，然后控制面解析命令，然后删除流表；触发机制TCP协议报文触发机制如下图所示，让MAC收到TCP的FIN或者Rst报文的时候，上送给业务软件，业务软件收到FIN或者Rst报文的时候，就可以判断出来本次session需要删除，可以删除硬件的流表；老化触发机制主要涉及到3个模块，下面来梳理下3个模块之间的关系；如下图所示，老化模块轮

2022-04-03 22:03:18 708

原创 FPGA智能网卡芯片配置流表原理

1. 背景FPGA智能网卡的价值在于卸载网络业务，减轻CPU的负担；网络卸载是以流级别作为粒度；那么配置流量是智能网卡芯片卸载业务的前提，2. 分析配置流表的原理2.1 TCP报文在TCP建立链接的过程中，智能网卡收到TCP的握手的syn报文的时候，智能网卡上送syn报文给业务，业务收到报文后，下发配置给智能网卡；具体流程如下：2.2 UDP报文因为TCP的链接没有状态，智能网卡收到UDP报文的时候，智能网卡上送相应的报文给业务，业务收到报文后，下发配置给智能网卡；具体流程如下：

2022-03-30 21:15:51 919

原创 FPGA智能网卡数据路径

整体的数据大图如下：正常转发数据路径[红色路径]报文从mac进来，查询流表并且匹配, 进入Action模块处理报文，然后从mac发出;上行数据通道[蓝色路径]报文从mac进来，查询流表并且不匹配，上送CPU;下行数据通道[浅蓝色路径]报文经过CPU处理，从PCIE下发到FPGA智能网卡，网卡收到报文后，把报文从MAC发出；配置表项通道[橙色数据路径]CPU收到报文后，触发配置表项流程，下发流表命令；从而后续报文就可以匹配流表；...

2022-03-29 22:42:54 492

原创 FPGA智能网卡-HairPin功能

是什么？智能网卡的hairpin功能指的是智能网卡实现同CN上多个VM之间通信网络转发功能;怎么做？方案一在智能网卡内部闭环解决智能网卡实现同CN上多个VM之间通信网络转发功能; VM0发出以太网报文到转发面路径1,2; 转发面收到报文固定封装隧道头，发送到routing； routing模块识别到固定IP的隧道头的时候，再把报文回给转发面，转发面剥去隧道头，并且把报文发给VM1; 通过这样的方式实现同CN上多个VM之间通信网络转发功能；方案

2022-03-27 22:08:07 1202

原创 FPGA智能网卡功能剖析

智能网卡功能主要包括商卡功能和硬件转发面卸载功能；商卡功能 MAC功能，收发报文功能； PCIE功能，配置命令,消息下发和收发报文； DDR, 储存流表; 网卡RSS，上行通道根据报文五元组HASH来选择队列，分发报文；网卡Flow Direct，上行通道根据报文五元组来选择队列，分发报文；硬件卸载功能;转发功能匹配流表 -> Action,处理overlay和underlay报文头的处理，增删改; 统计针对flow，

2022-03-26 15:36:09 1523

原创 FPGA智能网卡 MAC 的padding功能

padding原因网卡内部消息报文或者其他报文组时候可能会小于64Byte;但是以太网报文长度必须大于等于64Byte；但是在mac层传输会增加4个字节的fcs；所以逻辑在处理以太网报文发给MAC的长度需要大于60Byte;这也是智能网卡需要做padding的原因; 如何padding根据 rfc948 IEEE 802.3 packets have minimum size restrictions based on network bandwidth. When necessary,

2022-03-19 09:40:35 683

原创轻松看懂硬件逻辑字节序和软件字节序

轻松看懂硬件逻辑字节序和软件字节序原创cocotbcocotb2022-03-13 13:03:52手机阅读正在上传…重新上传取消概念字节序，就是大于一个字节类型的数据在内存中的存放顺序。并且软硬件的字节序理解完全不一致；分类字节序经常被分为两类： Big-Endian（大端）：高位字节排放在内存的低地址端，低位字节排放在内存的高地址端。 Little-Endian（小端）：低位字节排放在内存的低地址端，高位字节排放在内存的高地址端。例子对于数据

2022-03-13 13:19:33 211

原创轻松理解硬件逻辑字节序和软件字节序

轻松看懂硬件逻辑字节序和软件字节序概念字节序，就是大于一个字节类型的数据在内存中的存放顺序。并且软硬件的字节序理解完全不一致；分类字节序经常被分为两类：Big-Endian（大端）：高位字节排放在内存的低地址端，低位字节排放在内存的高地址端。Little-Endian（小端）：低位字节排放在内存的低地址端，高位字节排放在内存的高地址端。例子对于数据 0x12345678，假设从地址0x4000开始存放，在大端和小端模式下，存放的位置分别为：内存地址小端模式大端模式

2022-03-13 13:12:08 430

原创 xilinx 的 HDMI输出的 IP CORE 调试

xilinx 最近新出的HDMI模块参考代码。虽然还没有完整形成标准的 IP core.所以调试起来有些难度。先把软核代码改一下,把它改为了 hdmi1.4，把音频部分去掉。然后用内部产生的测试模块，用1920 x 1080 @60hz.外部参考时钟 148.5M.这样把HDMI 模块接到输出。就可以产生这样算是完成了一半。下面要做的事情，是把HDMI进

2022-02-06 14:01:02 6172 3

原创 FPGA 视频拼接器的底板

先看一下架构图：拼接器背板的作用在于，连接输入卡和输出卡，并且用于切换视频信号。因为拼接器一般是插卡类型，所以，底板上有欧尼接口用于固定输入卡和输出卡，并且通过serdes传输视频数据。底板上有交叉切换芯片，用于切换输入和输出的对应关系。这样任何输入都可以把视频数据传给输出。

2022-02-06 14:00:49 1911

原创 HDMI信号通过FPGA传到电脑.(输入卡的回显)

HDMI视频（分辨率为1920 x 1080）进入输入卡，然后通过 SII9135转为 rgb信号，进入FPGA，FPGA先对视频进行缩小为分辨率为 240 x 120的视频数据，存进DDR,然后从DDR 读出来，通过gmii模块传给电脑的客户端软件，从而达到回显视频方法。输入卡回显的架构：这样上位机软件，可以得到数据。视频信号传输的带宽为 30Mb.

2022-02-06 14:00:36 7022 3

原创 FPGA双线性插值算法（图像的缩放）

在FPGA实现算法，比较复杂。结果验证和 FPGA自带的效果差不多。占的资源比较少。双线性插值的框架图：双线性插值的运算单元：这样就可以实现视频的缩放。

2022-02-06 14:00:22 11032 11

原创两路HDMI信号无压缩编码回传给电脑

两路HDMI 信号无压缩编码回传给上位机软件。请看框架图：两路 hdmi信号通过 sii9135，然后传给 FPGA. FPGA把数据无压缩通过网口以mac层交换给电脑的网卡。然后上位机可以通过开源库winpcap可以抓到网卡的mac层数据。其实最简单可以通过Wireshark去抓取数据。下面可以算一下，1080P可以通过网卡回传给电脑的帧数。我

2022-02-06 14:00:07 1965

原创 FPGA视频拼接器的放大和缩小功能

视频视频器可以把信号源放大和缩小。对于我们的拼接器而言，它的架构这样的：信号源进入到拼接器中，先进入缩小模块，然后存进DDR中，然后从DDR中读出视频，进入到放大模块，最后根据屏幕的位置，输出到屏幕上.

2022-02-06 13:59:30 3466

原创 FPGA 视频拼接器的输入卡

本篇文章主要讲一下，输入卡的架构与作用。输入卡就是为了对接好多视频接口信号，比如 HDMI, VGA, DVI, SDI等等。这样任意类型的视频信号就可以接入到视频拼接器。整个视频拼接器采用chac

2022-02-05 11:43:41 2099

原创 FPGA 视频拼接器的架构

我想开个专栏介绍下FPGA视频拼接器。首先说明这绝对是一个很小众的产品。主要用在安防、展示和会议室的屏幕的显示。先看个拓扑图：左边是输入卡，右边是输出卡和控制卡。输入卡：负责 HDMI 、DVI 、VGA 、SDI 等等视频信号的接入。输出卡：负责输出 DVI或者 HDMI 信号上大屏,拼接，漫游，缩

2022-02-05 11:42:56 4383

原创 FPGA实现4K(分辨率为3840X2160)视频拼接器

今天我很开心，我做完了人生中第一个FPGA项目， 4个1080P 合成 1个 4K 的视频。虽然不算很难。但是还是从去年完全一点不懂FPGA ，至今，我就可以大胆滴说，我入门了。总结：对于跨时钟域要加 MultiCycle约束。对于时序没有跑过的，可以等基本功能完成，再回过头来，看时序报告，慢慢改代码。努力把频率跑上

2022-02-05 11:40:58 9812 9

原创 FPGA视频拼接器的画中画和视频窗口漫游功能分析

视频拼接器的画中画功能和视频任意漫游是非常有意义的。下面我来分析下这个功能的架构：两路信号源先经过缩小模块存进DDR里面，当然缩小模块可以选择缩小的倍数。然后根据最后需要显示在屏幕上的位置，来读取DDR中的不同视频数据，从而来显示图像。从而实现画中画功能和视频窗口漫游功能。

2022-02-05 11:40:08 3985

原创 FPGA视频拼接器的DP 的4k 功能输入，把lvds 转为 serdes

4k（3840 x 2160 @60hz）越来越成为一种视频趋势，如何把4K 接入到拼接器中，是一个棘手的问题。 DP进入到 anx1122，通过 ANX1122 把DP 输入信号转为 LVDS信号，然后通过 FPGA把LVDS 信号转为视频行场信号，然后把行场信号通过 serdes 发送出去。输出卡接收到 serdes信号，再把其转为行场信号，然后做拼接处理。

2022-02-05 11:39:54 6580 4

原创 FPGA视频拼接器信号裁剪功能

在一些项目中，对于信号源的裁剪还是比较重要的。信号源的裁剪的架构：输入信号源进入到 FPGA内部，先把根据 DE 信号可以把想要显示的部分存进DDR, 然后再从DDR里面，取出数据放大，输出到屏上。这样就可以完成裁剪。

2022-02-05 11:39:29 2296

原创 FPGA 视频拼接器底图的实现

在视频拼接器中，在一些场合下为了展示超高清and高清图片，比如分辨率为（n x1920x1080）的图片，所以高清底图具有非常现实的意义。如下图所示：上位机先把高清底图切割好，然后通过上位机依次把切割好的图片通过TCP/IP依次传给控制卡，控制卡先把切割好的图片通过FPGA全部存进Flash里面，然后通过serdes先把需要显示在第一块屏幕的图片发给第一张输出卡，依次发

2022-02-05 11:39:08 3543

原创 FPGA 视频拼接器动态欢迎词的实现

先看一下架构图：上位机依次把欢迎词图片通过TCP/IP传给控制卡，控制卡先把欢迎词图片存进Flash里面，然后从Flash把欢迎词图片读出来存进控制卡的DDR里面，再通过DDR，第一时间读出来完整图片，第二时间按照DDR位置偏移量来读出偏移的图像，这样可以生成 60Hz的动态视频源。最后通过serdes传到输出卡，输出卡按照位置来显示拼接后的动态底图。

2022-02-05 11:38:16 1914

原创 FPGA 高清四画面分割器

平台: LATTICE ECP3-70. 硬件架构：这样就可以实现四路

2022-02-05 11:35:45 281

原创视频拼接器输出卡的架构实现

输出卡接受到四路SERDES，FPGA把收到的serdes 的串行数据转为并行行场信号，四路行场信号先进入到 scaledown模块，然后把数据传进 DDR里面，然后根据 vesa标准格式来读 ddr ，从 ddr读出来的数据，再传到 scaleup模块，然后输出给 SII9134.SII9134把VESA信号转为HDMI信号。

2022-02-05 11:32:59 1658 2

原创关于异步fifo的实现原理

说起异步fifo，底层是由异步RAM来实现的。我们先看一RAM的底层单元，下面例化的是台积电的RAM的底层单元。1、对于异步RAM的底层单元：SYT28HPCPHHD2PRFXXXX_wrapper a_ram(.QB( QB),.ADDRA(AA),.DA(DA),.WEA(WEA),.MEA(CSA),.CLKA(w_clk),.LS(1’h0),.CLKB(r_clk), .ADDRB(...

2018-03-27 20:47:24 2230

原创关于OVS 硬件加速的方案设计

在各种公有云上面，现在硬件加速方案比较盛行，就是把之前在软件上做的事情，让FPGA或者芯片去做，这样就可以使得交换数据速度更快。为何现在流行做硬件加速方案？因为随着摩尔定律跟不上时代的发展，芯片的主频这几年来没有增长很快，但是硬件接口的速度却得以飞速增长，使得现在好多场景下，会把原来 CPU干的活，通过 PCIE等接口给网卡或者显卡去处理，

2017-12-17 18:46:05 1310

原创比较lattice 的scaler 的 lanczos 和双线性bilinear算法

之前产品上用了双线性插值，有个客户对于文字效果不是很好。于是改用 lattice 的 ip的 lanczos算法。看到 lanczos算法对于文字效果是好很多，对于图像的效果倒是差不多。还是边缘处理的好很多。上图对比一下：先看一下 lanczos算法处理的：再看一下 bilinear算法处理的：因为手机拍照的差别，文字效果确实好很

2017-02-03 12:00:53 3999

原创关于 vivado 的IO口约束

为什么要进行管脚约束。刚做项目的时候，往往会忽略IO口的约束。每次稍微改动一些东西，就会发现编译的结果不是自己想要的。这样的现象一般来说，就是时序有问题。一般逻辑代码的约束还好做， IO口的约束有些麻烦。解释一个名词。为了改进系统同步接口中时钟频率受限的弊端，一种针对高速I/O的同步时序接口应运而生，在发送端将数据和时钟同步

2016-10-25 14:44:49 26487 1

原创关于 FPGA设计，时序报告的重要性。

经常看到文档上讲，一定要把时序报告跑过去，才可以出货。一直不以为然。项目上用的 lattice 的 ecp3-35,esmt的ddr. 之前用了一年多，一直没有没有问题。最近新贴的一批板子，在运行10天左右，经常会出现DDR读写错误。一开始怀疑是 DDR的问题，然后就想作手改板。换成DDR3. 因为 ddr相关的时序报告，一直没有过去

2016-10-20 09:27:08 2702

原创 FPGA关于时序报告的问题

项目上用了ECP3-35做视频处理相关的，因为资源利用率比较高。用了 185MHZ时钟去读写DDR1，很难通过时序。ddr的时钟总是缺少一些。因为当时项目周期短，然后就一直用在项目现场上，后来发现在板子运行几天之后，会出现DDR读写错误。和技术支持讨论了下，有可能是时序的问题。费了老大劲，终于跑到了185MHZ//// 撒花。。。。。我还要继续测试。。关

2016-09-21 15:06:59 3090

原创 modelsim 和 matlab 联合调试，显示正弦波

首先要用matlab生成正弦波，并且显示出来。贴代码：N = 256;n = 1:256;x = fix(128 + (2^7 -1) * sin(2 * pi* n/N));fid = fopen('E:/matlab/sin.txt', 'wt');fprintf(fid, '%x\n',x);fclose(fid);fid = fopen('I:/matlab/s

2016-09-14 16:23:05 3147

原创关于状态机中的组合逻辑

最近产生一个问题：在 modelsim中，逻辑仿真完全ok。把某些信号加上 mark_debug，运行ok。但是正常情况下，工作就不正常。在状态机的某个状态有个警告。后来查了下：在 moore状态机中，会用到组合逻辑，很容易产生产生 latches.在 vivado 中会产生一个警告： [Synth 8-327] inferring latch for

2016-08-02 15:57:14 13098 1

原创 PLLE2_ADV 的调试

由于项目上需要改变视频的输出分辨率，需要改变输出的时钟的频率和相位。PLLE2_ADV可以满足要求。这样就可以随时改变输出分辨率 148.5Mhz 或者 85.5Mhz。在参考设计上，需要改动地方不是很多。参考设计主要提供了两种输出时钟的改变方式。我们只要改变 S1_CLKFBOUT_MULT、S1_DIVCLK_DIVIDE、S1_CLKOUT0_DIVIDE这几

2016-07-30 17:30:28 3363 1