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Windows安全软件长臂管辖的折中方案?

本地文件移动失败!

2020-09-26 13:24:57

FPGA设计心得(12)如何正确使用 in_system_ibert ?

这里就已经可能解决很多疑惑了,但是还不够,没有个示例来参考,又没有例子工程,我会不放心我连接的对不对,或者说对这个IP核使用的对不对,因为我一旦例化进去,并生成bit流,工程大了会消耗大量的时间,怎么办呢?

2020-09-20 18:06:49

FastStone Capture不止于完美截图体验

文章目录FastStone Capture介绍FastStone Capture注册FastStone Capture快捷键设置FastStone Capture介绍原本以为仅仅是一个功能齐全的截图软件,提供了丰富的截图编辑选项,但后来发现不限于此,还可以录屏。因此,是一个很不错的提升效率的软件。FastStone Capture注册USER NAME:TEAM_BRAiGHTLiNG_2007CODE:XPNMF-ISDYF-LCSED-BPATURPTME-IMDHD-MIEPX-VLXAW

2020-09-18 16:00:00

FPGA设计心得(11)关于FIFO IP核使用的一点注意事项

使用FIFO IP核的时候,或者设计电路使用FIFO IP的时候,对于新手或者不是精通的情况下,个人建议一点是对自己定制的FIFO仿真一下(或者严格遵守数据手册),做到时序关系清晰后,再设计电路。

2020-09-13 22:00:31

PCIe例程理解(一)用户逻辑模块(接收)仿真分析

为什么要写这篇博客,是给我自己看的!通过写博客,可以检验自己理解了这个设计没有,这像是一个提问题并自我解读的过程,如果你提出了问题,但发现自己解决不了,那问题就在这里。

2020-08-30 23:58:34

Vs code如何快速生成Verilog例化模板

使用Vs code快速生成Verilog例化模板看这里,简单几步,给你惊艳!

2020-08-30 01:27:23

Vivado IP核的综合模式:Global以及Out of context的区别理解

在Vivado中使用 "Out-Of-Context"方法的好处是节省了合成时间,无需在每次运行时重新合成IP。

2020-08-29 17:21:50

VS Code关联vivado并安装Verilog插件

VS Code可谓是完美的Verilog编辑器,免费使用,关联方便。

2020-08-21 10:14:35

FPGA设计心得(10)关于行为仿真的一点观点

不同仿真平台对极端仿真情况的观点不一致,为了避免这种情况且让仿真有意义,我们需要避开极端的赋值情况。

2020-08-20 20:46:53

Avalon总线基础介绍(数据手册版)之Avalon-MM接口

此文没有个人观点,仅仅是数据手册的阅读,属于记录笔记类,对于实际应用有没有直接的效果处于未知状态,还需实践后总结精华。

2020-08-16 02:46:08

SPI通信协议基础

当您将微控制器连接到传感器,显示器或其他模块时,您是否考虑过这两种设备如何相互通信?他们到底在说什么?他们如何互相了解?

2020-08-12 09:01:17

高速串行总线系列(6)PCI Express的带宽为什么可以这么大?

PCI Express是一种高速串行连接,其运行方式更像是网络而不是总线。

2020-08-09 02:36:52

Verilog初级教程(23)Verilog仿真中的显示任务

显示系统任务主要用于显示信息和调试信息,从日志文件中跟踪仿真的流程,也有助于更快地进行调试。显示任务有不同的组别和格式,它们可以打印数值。

2020-08-09 02:05:58

Verilog初级教程(22)赋值间延迟语句与赋值内延迟语句

Verilog延迟语句可以在赋值运算符的左侧或右侧指定延迟。

2020-08-09 01:14:34

Verilog初级教程(21)Verilog中的延迟控制语句

如果延迟表达式的值为未知值或高阻抗值,将被解释为零延迟。

2020-08-02 23:03:32

Verilog初级教程(20)Verilog中的`ifdef 条件编译语句

条件编译可以通过Verilog的 `ifdef 和 `ifndef 关键字来实现。 这些关键字可以出现在设计中的任何地方,并且可以相互嵌套。

2020-08-02 18:05:33

网上复制代码需谨慎,莫名其妙报错看这里!

[HDL 9-806] Syntax error near "non-printable character with the hex value '0xc2'". ["F:/Blog/vivado_csdn/project_freq_detect/source/counter_10.v":24]

2020-07-26 17:01:27

Verilog初级教程(19)Verilog中的参数

Verilog中的参数是使得设计更具有通用性、易读性的手段之一,使用十分频繁。

2020-07-19 23:06:43

Verilog初级教程(18)Verilog中的函数与任务

函数与任务是仿真中常用的语法,但合理使用也可以在设计中使用,可以综合。

2020-07-19 17:54:27

Verilog初级教程(17)Verilog中的case语句

case语句检查给定的表达式是否与列表中的其他表达式之一相匹配,并据此进行分支。它通常用于实现一个多路复用器。

2020-07-19 16:34:46

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