MDYFPGA的博客

原创 FPGA竞赛_考试赢积分兑换专题课活动

温馨提示：明德扬特别组织了考试竞赛赢积分活动，欢迎大家积极参加考试！我是本次活动的负责人小易老师。

原创 考试酷基本功修炼课学习历程＿FPGA成长篇

还是喜欢数字电路课程的同学，不管你是集成电路专业，微电子专业的学生，还是硬件工程师，不管你是想提高逻辑思维能力的人士，还是准备工作面试的人士，都是可以学习的。最开始的时候，做起来也不是很顺利，因为涉及内容很多，总会有不太懂的内容，这时可以准备一个记事本，把易错题记录下来，对不理解的语句画出波形来分析，总之，不管是即将毕业找工作的还是想快速复盘的，还是初学者快速入门的都是非常适合的，不管你是英语差的偏科生，具有数学天分的中专以上的学生，题型通常包含:代码，波形图，答案，答案解析组成的，我们根据项目的经验，

原创 FPGA竞赛_考试赢积分免费兑换FPGA项目课（每周更新积分排名情况）

1.每张试卷题目满分100分：如果D1到D5都参加了，并且全部是第一名（D1=100分，D2=150分，D3=200分，D4=250分，D5=300分）就能1000积分。2.D1-D5试卷积分倍数: D1试卷积分1倍，D2试卷积分1.5倍，D3试卷积分2倍，D4试卷积分2.5倍，D5试卷积分3倍。一个学员进步与否，基础知识掌握的牢不牢固，编程能力如何，通过考试来检验。3.排名积分: 比如：D1试卷：第 1名: 100分，第 2名: 70分，第 3名: 50分，第4-10名为30分，参与奖是 20分。

原创 FPGA至简设计学习案例200例-每周定时更新

MDY最新推出《FPGA至简设计案例200例》项目，每周固定更新至少1个案例，供大家参考学习。

原创 【案例】超声波测距系统设计

学习了明德扬至简设计法和明德扬设计规范，本人用FPGA设计了一个测距系统。该系统采用超声波进行测量距离再在数码管上显示。在本案例的设计过程中包括了超声波的驱动、三线式数码管显示等技术。经过逐步改进、调试等一系列工作后，最终完成了此设计，并进行上板验证，下面将完整的设计记录与大家分享。

原创 【案例】DDS信号发生器

信号发生器是一种能提供各种频率、输出电平的电信号的设备，又称信号源或振荡器。其在各种电信系统的振幅、频率、传输特性等电参数以及元器件的特性与参数的测量中得到了广泛的应用。

原创 modelsim仿真学习笔记

modelsim仿真学习笔记

原创 Xilinx FPGA电源设计与注意事项

随着半导体和芯片技术的飞速发展，现在的FPGA集成了越来越多的可配置逻辑资源、各种各样的外部总线接口以及丰富的内部RAM资源，使其在国防、医疗、消费电子等领域得到了越来越广泛的应用。当采用FPGA进行设计电路时，大多数FPGA对上电的电源排序和上电时间是有要求的，所以电源排序是需要考虑的一个重要的方面。通常情况下，FPGA供应商都规定了电源排序、上电时间的要求。若FPGA电源级数较多较多，若每级上电时间较长，会导致电源总的上电时间过慢，超过官方给的最大值，导致无法启动配置工作，FPGA工作不正常。

转载 高速ADC噪声系数计算方法

在AD选型时，我们最关心的一个指标就是AD的信噪比（SNR），这项指标直接影响了抗干扰板的噪声系数。

原创 明德扬FPGA核心板Xilnx开发Lattice光纤7K325T410T光纤PCIE口DDR3

原创 MDY全功能底板MP5705PCIE*8GEN3.0

MDY全功能底板MP5705PCIE*8GEN3.0

原创 明德扬基于XILINX K7核心板325T/410T

明德扬基于XILINX K7核心板325T/410T

原创 （产品资源）mdyGpioAd9248Tlv5638模块

mdyGpioAd9248Tlv5638模块放置了1个两通道的ADC (AD9248)和一个两通道的DAC (TLV5638)。AD9248的模拟输入连接器为SMA，经过单端转差分后送入AD9248。DAC的两路模拟输出经过运放跟随后连接到SMA。触发信号通过SMA输入。AD9248的数字输出、时钟信号，TLV5638的SPI控制信号以及触发信号连接到2 × 20pin 间距2.54mm的连接插座上。整个模块供电3.3V

原创 【分享干货】AD9653调试笔记

AD9653是ADI公司于2012年推出的一款四通道、16位、125MSPS模数转换器，内置片内采样保持电路，专门针对低成本、低功耗、小尺寸和易用性设计。该产品转换速率最高可达125MSPS，具有接触的动态性能与低功耗特性，对小封装尺寸的应用很有意义。......

原创 利用IBERT IP核实现GTX收发器硬件误码率测试实例

通过IBERT我们可以获取误码率，观察眼图，调节串行收发器的参数，从而有助于判断可能存在的问题，便于验证硬件的稳定性和信号完整性。

原创 支持jesd204b协议高速DAC芯片AD9144-FMC-EBZ配置笔记

AD9144是一款支持jesd204b协议高速DAC芯片。AD9144-FMC-EBZ是基于AD9144的评估板(Evaluation Board)，它是主要由AD9144,AD9516,与PIC16F单片机组成的系统。工程上使用AD9144具有时钟时序要求很高和寄存器配置复杂的难点。...

原创 明德扬FmcAd9144 产品说明书

一、mdyFmcAd9144 模块是基于 AD9144 芯片的自主研发的评估板，用于四通道、16位、2.8 GSPS、TxDAC+数模转换器。该转换器提供最高 2.8 GSPS 采样速率，可以产生高达奈奎斯特频率的多载波。DAC 输出经过优化，可以与 ADI 公司的 ADRF672x模拟正交调制器(AQM)无缝接口。四线式串行端口接口可对许多内部参数进行编程和回读。满量程输出电流可以在 14 mA 至 26 mA 范围内进行编程。想了解关于更多的板子的详细问题可以（加W：MDYfpga003 ）陈老师。..

原创 FPGA时序约束分享04_output delay 约束

详细介绍输入延时(input delay)的概念、场景分类、约束参数获取方法以及约束方法。

原创 JESD204B调试笔记（实用版）

本文为明德扬原创文章，转载请注明出处！进行工程的功能调试时，对AD9144,AD9516进行参数配置是非常重要且必不可少的，这过程中遇到了以下问题。一、问题1在我们使用上位机软件进行配置时发现上位机的log记录中有写入参数而无读出参数，这个问题有两种可能性，一是参数没有写入进去所以读出来的参数都是0，二是写进去了但是在读参数时出错了。 如图所示：对此我们怀疑是否是网路通信有问题，检查发现PC与FPGA连接的网口千兆网指灯没有亮百兆网却亮了。检查网络配置发现网络的连接速度只有百兆网选项，无法使用千兆网传输，也

原创 时序约束系列之D触发器原理和FPGA时序结构

明德扬有完整的时序约束课程与理论，接下来我们会一章一章以图文结合的形式与大家分享时序约束的知识。要掌握FPGA时序约束，了解D触发器以及FPGA运行原理是必备的前提。今天第一章，我们就从D触发器开始讲起。...

原创 使用JESD204B接口的AD9144参数设定（私人总结版）

本文为明德扬原创文章，转载请注明出处！由于AD9144是高速DA转换模块，转换速率可以达到2.5G，可以满足普通的DA数据接口。为了匹配高速AD/DA转换，JESD204B接口就应运而生，在本高速DA转换工程中，AD9144的参数设定与JESD204B有千丝万屡的关系，二者是相互对应的。 本次工程实现的目标：波形：正弦波（波形由16个16位宽数据构成）频率：31.25MHZ采样率：500MHZDAC个数：2个LANE个数：4个插值：1类型：单link单次传输数据为：128位 一、 AD9144

原创 JESD204B时钟网络

本文为明德扬原创文章，转载请注明出处！明德扬的JESD204B采集卡项目综合上板后，可以使用上位机通过千兆网来配置AD9144和AD9516板卡，实现高速ad采集。最终可以在示波器和上位机上采集到设定频率的正弦波。本文重点介绍JESD204B时钟网络。一，JESD204B时钟网络原理概述本文以JESD204B subclass1来讨论时钟的时序需要以及TI时钟芯片方案的实现。任何一个串行协议都离不开帧和同步，JESD204B也不例外，也需要收发双方有相同的帧结构，然后以一种方式来同步，即辨别起始。JESD2

原创 FPGA课程：JESD204B的应用场景（干货分享）

本文为明德扬原创文章，转载请注明出处！一，JESD204B应用的优缺点接触过FPGA高速数据采集设计的朋友，应该会听过新术语“JESD204B”。这是一种新型的基于高速SERDES的ADC/DAC数据传输接口。随着ADC/DAC的采样速率变得越来越高，数据的吞吐量越来越大，对于500MSPS以上的ADC/DAC，动辄就是几十个G的数据吞吐率，如果依旧采用传统的CMOS和LVDS已经很难满足设计要求，因此“JESD204B”应运而生。现在各大厂商的高速ADC/DAC上基本都采用了这种接口。与LVDS及CMOS

原创 FPGA时序约束分享01_四大步骤简述

很多读者对于怎么进行约束，约束的步骤过程有哪些等，不是很清楚。明德扬根据以往项目的经验，把时序约束的步骤，概括分成四大步

原创 明德扬XILINX-K7-325T/410T核心板数据手册

明德扬 Kintex-7 系 列MP5650 核 心 板

原创 明德扬ADC系列开发板-Ad9653子板 多通道 高分辨率 高采样率

mdyFmcAd9144模块是基于AD9144芯片的自主研发的评估板，用于四通道16位、2.8GSPS、TxDAC+数模转换器。该转换器提供最高2.8GSPS采样速率，可以产生高达奈奎斯特频率的多载波。DAC输出经过优化，可以与ADI公司的ADRF672x模拟正交调制器(AQM)无缝接口。四线式串行端口接口可对许多内部参数进行编程和回读。满量程输出电流可以在14mA至26mA范围内进行编程。......

原创 明德扬FPGA开发板XILINX-K7核心板Kintex7 XC7K325 410T工业级

MP5650核心板采用XILINX公司Kintex-7系列的XC7K325T-2FFG900I/XC7K410T-2FFG900I作为主控制器，核心板采用4个0.5mm间距120Pin 镀金连接器与母板连接，核心板四个脚放置了4个3.5mm固定孔，此孔可以与底板通过螺丝紧固，确保了在强烈震动的环境下稳定运行。这款MP5650核心板能够方便用户对核心板的二次开发利用。核心板使用XILINX的KINTEX-7芯片的解决方案，在FPGA 芯片的HP 端口上挂载了4片DDR3存储芯片，每片DDR3 容量

原创 FPGA时序约束分享03_input delay约束

本文，笔者将详细介绍输入延时(input delay)的概念、场景分类、约束参数获取方法以及约束方法。

原创 (产品资源）灵活可拓展的高速信号处理XILINX KINTEX-7核心板

MDY灵活可拓展的高速信号处理XILINX KINTEX-7核心板

原创 (产品资源)AD9144-FMC-EBZ ADI数据转接板四通道数模转换器评估板子模块转换

原创 PCIE XDMA IP核介绍（附列表）-明德扬科教(mdy-edu.com)

1.PCIE的发送和接收数据本工程的目的是在XC7K325tffg的平台上实现pcie的数据发送和接收，速率8通道2.5GB/s,首先看下本工程的PCIE部分的结构： 架构 各个模块的作用PCIE部分结构图这是PCIE IP核，主要用来发送数据，发送引擎主要负责将待发送数据按照PCIE协议组织成不同类型的TLP数据包，并发送给P

原创 （产品资源）明德扬AD8488模块高性能数字X射线FMC接口128模拟通道高速ADC芯片

明德扬新品FmcAd8488板卡集成了1片128通道模拟前端芯片Ad8488和1片高速ADC芯片AD9244，适用于医疗x射线、高性能数字x射线系统、安全，扫描系统等多种应用场合。

原创 PCIE项目中AXI4 IP核例化详解

PCIE项目中AXI4 IP核例化详解本工程实现PCIE的8通道速率2.2GBps通信，并验证数据的正确性。本工程里已经把PCIE部分做成一个封装的模块，对外提供的是fifo_wr(数据发送fifo)接口和fufi_rd(数据接收的fifo接口)，用户只要操作fifo接口，无需关心PCIE的内部驱动。为了便于读者更加明白，可以深入了解PCIE，我们将会制作一个PCIE的连载系列。今天，首先说一下自定义AXI4的IP核，至于AXI4和PCIE之间有什么联系，敬请关注我们的连载系列文章。在本篇文章中暂时

原创 PCIE高速传输解决方案FPGA技术XILINX官方XDMA驱动

PCIE高速传输解决方案FPGA技术XILINX官方XDMA驱动明德扬在PCIE高速传输方案积累了丰富的技术，传输的带宽利用率可达到90%以上，延迟可达到理论的最低延迟值。明德扬能够根据客户的需求(需求、延迟和应用等)，为客户提供定制的PCIE解决方案，欢迎您与我们联系，沟通洽谈。下面是我司为客户定制的方案介绍，该方案已经应用到航天航空、雷达等领域，经受住客户和市场的检验。一、 高效率传输方案该采集方案 Demo 基于 VC709 开发板，使用 XILINX 官方 XDMA IP 核配合板载高速

原创 FPGA企业内训是什么 最终需要达到什么目的

其实有很多的企业还是比较重视人员的素质提升的，可是仅有少部分的员工会主动的学习跟工作相关的技能，所以企业才需要选择内训。

原创 FPGA调试技巧01_错误类型及定位思路

**FPGA调试技巧01_错误类型及定位思路**作者：潘文明众所周知，软件如ARM、DSP、单片机等是按照代码的顺序，一步一步串行执行的，通过使用断点、打印LOG等方法，顺序地检查每步的执行结果，就能找到问题，因此定位起来非常简单。而FPGA代码是并行的，意味着在同一时刻，多个ALWAYS同时执行，需要检查每时每刻所有的信号的正确性。如何从众多的信号(几千几万几十万个信号)、以及众多的时钟周期中，找到出现错误的时刻以及信号，非常有挑战性。这就像检查...

原创 第二章 FPGA知识大串讲02_知识串联

在上一篇文章中，我们概括地讲述了FPGA的一些学习误区。本文我们将FPGA的关键知识串联起来，系统地介绍各个知识点所处的层次和位置，为后面几仿篇文章的详细讲解做好铺垫。

原创 第一章 FPGA知识大串讲01_学习误区

本系列文章由6篇文章组成。第一篇文章阐述大部分同学的学习误区。第二篇文章，介绍了FPGA所有的知识点，并将其串联起来。剩下的4篇文章，是对所有知识的分别概述，其内容包括：组合逻辑、D触发器、时序逻辑和FPGA 时序。

原创 FPGA时序约束分享02_时钟约束（实用分享）

时钟约束分三种情况：输入时钟、PLL等衍生时钟以及自己分频的时钟。而其中输入时钟又可再分三种，第一种是输入管脚是CLK的，第二种是差分时钟，最后一种是GT或恢复的一个时钟。下面分别展开描述。

原创 FPGA时序约束分享01_约束四大步骤

文章探讨一下FPGA的时序约束步骤，本文章内容，来源于配置的明德扬时序约束专题课视频。时序约束是一个非常重要的内容，而且内容比较多，比较杂。因此，很多读者对于怎么进行约束，约束的步骤过程有哪些等，不是很清楚。明德扬根据以往项目的经验，把时序约束的步骤，概括分成四大步，分别是时钟的约束、input delays的约束、output delays的约束和时序例外。