INTF-CSDN博客

原创 FPGA纯Verilog代码实现SATA控制器

功能：1、支持SATA1.0(线速率1.5Gbps), SATA2.0(线速率3Gbps)；2、DMA快速大数据量搬移，用户只需控制起始地址+数据总长度就能实现读写，简单易用；3、代码支持各种固态盘读写，基于XC7K325T已测试验证功能，稳定可靠；性能：连续读写速度在200MB/s左右；...

2021-05-08 00:46:25 2361 7

原创 ZYNQ PS使用中遇到问题

操作系统：win10vivado版本：2017.4提示报错内容如下：unable to connet ps7_cortexa9解决步骤：1）刚开始怀疑是vivado与win10的兼容问题，没法验证，就只是爸jtag cable的驱动卸载了，重新手动安装了一次，问题没解决；2）怀疑是FLEXId_Dongle_Driver_Installer.exe 安装问题，重新安装...

2019-04-29 00:00:40 1744

原创 XILINX K7 DDR3引脚验证总结

最近做了一个FPGA引脚验证，搞的很不顺利，各种坑人的问题，在这里分享一下遇到的问题和解决方法；希望能帮到大家。如果有问题欢迎交流，QQ1823167315先介绍背景XILINX FPGA型号：xc7k325t ffg900-2工具版本：vivado 2016.4DDR3：芯片数据位宽16bit，DDR工作频率533M；需求是例化两个DDR3的控制器；每个控制器的数据位宽32

2017-09-24 16:51:14 15174 2

原创 I2C接口总结

1 I2C总线的特点I2C总线最主要的优点是其简单性和有效性。由于接口直接在组件之上，因此I2C总线占用的空间非常小，减少了电路板的空间和芯片管脚的数量，降低了互联成本。总线的长度可高达25英尺，通常最大频率为400Khz，能够以10Kbps的最大传输速率支持40个组件。另一个优点是，它支持多主控，其中任何能够进行发送和接收的设备都可以成为主总线。一个主控能够控制信号的传输和时钟频率。当然，在

2016-06-03 14:56:28 4817

转载 Open-Drain与Push-Pull（转）

Open-Drain与Push-PullGPIO的功能，简单说就是可以根据自己的需要去配置为输入或输出。(General Purpose Input Output，简称为GPIO或总线扩展器，利用工业标准I2C、SMBus?或SPI?接口简化了I/O口的扩展。当微控制器或芯片组没有足够的I/O端口，或当系统需要采用远端串行通信或控制时，GPIO产品能够提供额外的控制和监视功能。)但是在配置

2016-05-31 09:47:42 866

原创 smi接口介绍

SMI全称是串行管理接口(SerialManagement Interface)。是MII接口中的管理接口。SMI接口包括两根信号线：MDC和MDIO，通过它，MAC层芯片（或其它控制芯片）可以访问物理层芯片的寄存器，并通过这些寄存器来对物理层芯片进行控制和管理。SMI管理接口如下：MDC：管理接口的时钟，它是一个非周期信号，信号的最小周期（实际是正电平时间和负电平时间之和）为400ns，

2016-05-25 14:46:39 9349

DAMQ：动态分配共享多队列，此实现方法一般在ASIC设计中使用，但也可以在FPGA的设计中使用，主要应用于系统有多个通道传送数据需要存储，而在实际使用时有部分通道会无数据传输，如果对每个通道都分配存储空间，则当部分通道无数据需要存储时，造成系统存储空间的浪费，而使用DAMQ方式共享总的存储空间，则可以存储所有通道传输的数据，存储的空间采用共享的方式使用系统的总存储空间，在部分通道没有数据需要存储

2016-05-22 23:24:06 2749

转载晶体(crystal)和晶振(oscillator)

晶体全称叫晶体谐振器(crystal resonator),是一种谐振器,具有压电特性,不能输出信号.晶振全称叫晶体振荡器(crystal oscillator),是一种振荡器,振荡电路由晶体、主振有源器件、主振电容等元器件组成,能够输出信号.

2016-05-17 17:38:19 1321

原创 BCM5396的使用问题

1 功能描述 cpu型号为MPC8548，利用cpu的1个以太网口 tsec 访问外围的4个板卡，故需要使用BCM5396交换芯片，把cpu输出的1路以太网交换给4个外围设备，与外围设备之间使用MDI接口，即RJ45座子连接，故需要phy芯片做接口转换，phy芯片使用BCM5464； 2 问题描述现在主要问题是在CPU与BCM5396之间的连接，BCM5396

2016-05-17 17:04:21 12547 4

原创 AD6655的使用总结

AD6655是一款混合信号中频接收器，内置双通道、14位、80 MSPS/105 MSPS/125 MSPS/150 MSPS ADC和一个宽带数字下变频器(DDC)。1 硬件调试芯片引脚信号主要包括4部分：（1）时钟端口，包括ADC的输入时钟源，clk+和clk-，两个通道并行数据输出时的随路时钟信号，DCOA和DCOB；在输入时钟信号没有进行分频的情况下（0x0b寄存器可设置分

2016-05-09 13:01:04 1860

原创使用Xilinx FPGA控制固态硬盘

由于之前需要做个实时记录的设备，记录数据量需要几百个G，而且记录速度要求200M/B，故选用了容量大读写速率快的固态硬盘；设计使用的FPGA芯片为Xilinx V5平台，先是在开发板Virtex -5 LXT FPGA ML505进行开发。设计的SATA接口硬盘控制器支持SATA 2.0标准，主要有应用层、传输层、链路层和物理层组成；读写数据采用DMA方式，读写速率主要受限于硬

2016-05-07 16:34:55 6222 2

原创时序约束错误解决方法总结

对于ISE编译中出现的时序约束，在上板调试之前必须要消除，否则会有系统功能异常情况，而且功能异常的情况可能会每次编译都表现不一样。有很多关于消除时序约束错误的方法，例如在UCF文件中对工程中使用的系统时钟信号频率进行约束，这是最基本的，我认为也是很必要的，但在UCF中做其他的时序约束我就觉得作用不大了，例如约束某个信号的from.....to....，控制延时，或者在UCF中约

2016-05-07 16:34:02 6246

原创 fpga 速度等级（speed grade）

xilinx fpga 速度等级（speed grade）：数值越大，芯片性能越好，能支持的代码处理速度越高，且能更好的处理复杂代码实现过程，不用太多的时序约束干预。反之，数值越小，芯片性能越差，能支持的代码处理速度越低，且对代码编写要求越高，要尽量少使用组合逻辑实现，有时还需很复杂的时序约束干预才能完全满足时序要求。alter fpga速度等级规律与Xilinx的正好相反。

2016-05-07 16:33:24 10395 1

转载在quartus中调用DDR3 IP核编译报错

用Megawizard例化一个DDR3 SDRAM CONTROL UNIPHY模块 ,但是编译时，一直报错，Error (174068): Output buffer atom "ddr3_I_settingdr3_I|unimaster_ver_0002:unimaster_ver_inst|unimaster_ver_p0:p0|unimaster_ver_p0_controll

2016-05-07 16:24:35 4577 2