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RSS订阅原创 Xilinx SDK工程编译、链接、调试注意事项
1、添加工程启动SDK时选取workspace，如下图所示：对应的workpace文件夹中会生成如下几个文件：如果当前workspace是首次加载工程，SDK会进入启动界面点击Import Project，导入已有工程点击Browse，添加工程路径，一个完整的工程包含一个bsp文件夹，一个HW文件夹，和一个src文件夹（添加C功能函数）点击Fini...
2019-09-02 17:26:07
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转载 LTE中20MHz带宽采样率为30.72MHz
关于LTE中20MHz的传输带宽，采样率为30.72MHz的解释有如下：1、子载波间隔为15kHz，20MHz/15kHz=1333，FFT通常为2的整数次幂，故采用2048点的FFT，2048*15kHz=30.72MHz；2、LTE系统中进行的是复采样（complex-valued sampling），包含幅度和相位两个信息，也就是说每一个采样点的值y=A+jB实际上是两个正交值的叠加...
2019-06-18 18:56:12
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原创 CEVA-Xx_V17.1.0_64b安装步骤
1、双击CEVA-Xx_V17.1.0_64b.exe2、等待（其中报错如下，选择“是”）3、点击Yes，如下任意输入用户名和公司名，然后一直next等待（约3分钟）将 TOOLS/MinGW.rar解压到c盘下，C:\MinGW。将 TOOLS/Xtend 文件夹中的3个文件，直接copy到 C:\CEVA...
2019-01-03 14:53:06
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转载 蜂窝物联网技术一览-Cat-1,Cat-0,Cat-M1,NB-IoT
1. 物联网通讯和LTE的蜂窝物联网技术用在物联网应用中的技术解决方案非常多，各种各样的行业、技术标准组织都在制定对应的物联网技术方案，有的在制定中，有的还在原型测试，有的具有独立知识产权的技术方案已经在市场中应用。表-1-是目前比较流行的物联网方案的对比表，从中可以看到各种物联网通讯技术的技术特点。 物联网设备其实主要具备如下6大特点：（1） ...
2018-09-07 10:31:32
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转载 5G NR
文章出处：http://www.elecfans.com/d/686183.html大家好，我叫5G NR，5G家族的一员。最近关于我的传闻太多，言三语四之声不绝于耳，为此本人今天终于鼓起勇气走向前台，揭开神秘的面纱，向大家做一个完整的自我介绍。5G部署选项 一说到“部署选项”这事，说实话，我觉得自己有点“奇葩”。大家都知道我的前辈叫“4G”，4G系统构架主要包括无线侧(即LT...
2018-07-31 17:11:12
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转载 5G NR
NR是个复杂的话题，因为它涉及一种基于正交频分复用(OFDM)的新无线标准。OFDM指的是一种“数字多载波调制方法”。随着3GPP采用这一标准之后，NR这一术语被沿用下来，正如用LTE(长期演进)描述4G无线标准一样。NR需要使用LTE以外的新无线电接入技术(RAT)—它必须足够灵活，以支持从小于6GHz到高达100GHz的毫米波(mmWave)频段的更宽范围的频带。NR已经选择了基于OFDM...
2018-07-31 16:18:10
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转载 3GPP资源使用、查找教程
2017年6月20日星期二 之前一直在实验室所开发相关的工作，对协议这一块的内容不是很了解。当我试着在3GPP上下载协议时，发现3GPP上内容太多了，半天都没有找到自己想要的协议。在百度上也没有看到比较完整的3GPP使用教程，于是想着自己整理一个，供大家参考。 本文首先简单介绍3GPP的组成（主要借鉴百度百科），接着介绍3GPP FTP，最后说说怎么在3GPP官网上下载想要的协议...
2018-07-31 15:58:11
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转载 什么是5G NR技术？一文带你深入了解5G NR技术
工信部IMT-2020(5G)推进组正式发布了5G第三阶段研发试验规范，5G第三阶段研发试验已启动。该研发试验基于3GPP 5G标准，构建统一环境，开展系统验证，指导5G面向商用的产品研发，推动产品成熟和产业链协同。该试验将对核心网、基站、终端和互操作性等支撑5G商用的关键特性进行测试验证，预计完成时间为2018年第4季度。本阶段研发试验将基于3GPP最新发布的5G NSA标准开展测试验证工作...
2018-07-31 15:42:44
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转载 Verilog中的$display和$write
Verilog中的$display和$write任务1、格式 $display(p1,p2, …,pn); $write(p1,p2, …,pn);这两个函数和系统任务的作用都是用来输出信息，即将参数p2到pn按参数p1给定的格式输出。参数p1通常称为：“格式控制”，参数p2至pn通常称为“输出列表”。$display自动地在输出后进行换行，$write...
2018-07-23 11:02:19
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转载 MATLAB中的数据写入函数dlmwrite
dlmwrite功能简介将矩阵写入ASCII分隔的文件。 使用方法1.dlmwrite(filename, M) 使用默认的分隔符(')将矩阵M写入ASCII格式的文件中。在目标文件filname中，数据是从第一行的第一列开始写的。输入的filename是使用单引号括起来的字符串。 matlab2.dlmwrite(filename, M, 'D') matabc ...
2018-07-17 15:05:00
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原创 matlab 输出数据以16进制存入文件中
function [] = dec2hex_file(input, row,N, file_path)%input : 输入数据（复数）%row ：输入数据长度%N ：实部虚部的位宽%file_path ：输出数据的保存路径for i=1:row a(i) = real(input(i)); b(i) = imag(input(i)); if a(i) &l...
2018-07-06 13:55:29
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转载 C++语言ofstream的使用方法
ofstream的使用方法ofstream是从内存到硬盘，ifstream是从硬盘到内存，其实所谓的流缓冲就是内存空间; 在C++中，有一个stream这个类，所有的I/O都以这个“流”类为基础的，包括我们要认识的文件I/O，stream这个类有两个重要的运算符： 1、插入器(<<) 向流输出数据。比如说系统有一个默认的标准输出流(cout)，一般情况下就是指的显示器，所以，...
2018-06-28 14:50:50
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转载 assert()函数用法总结
assert宏的原型定义在<assert.h>中，其作用是如果它的条件返回错误，则终止程序执行，原型定义：#include <assert.h>void assert( int expression ); assert的作用是现计算表达式 expression ，如果其值为假（即为0），那么它先向stderr打印一条出错信息，然后通过调用 abort 来终止程序运行。请...
2018-05-08 11:03:14
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转载 matlab filter函数滤波器系数设计
说明：（1）为了使滤波器阶数尽可能低，每个滤波器的边界频率选择原则是尽量使滤波器过渡带宽尽可能宽。（2）与信号产生函数mstg相同，采样频率Fs=10kHz。（3）为了滤波器阶数最低，选用椭圆滤波器。（之后，再依次实现巴特沃斯、切比雪夫1、切比雪夫2数字滤波器）按照图2 所示的程序框图编写的实验程序为exp1.m。2、实验程序清单%实验1程序exp1.m% IIR数字滤波器设计及软件实现clear...
2018-05-04 16:42:30
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转载 常用VS插件
工欲善其事，必先利其器，没有好的工具，怎么能高效的开发出高质量的代码呢？本文为各ASP.NET 开发者介绍一些高效实用的工具，涉及SQL 管理，VS插件，内存管理，诊断工具等，涉及开发过程的各个环节，让开发效率翻倍。 Visual StudioVisual Studio Productivity Power tool: VS 专业版的效率工具。Web Essentials: 提高开发效率，能够有效...
2018-04-27 18:39:53
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转载 VS2010设置高亮显示相同字符
工具->扩展管理器->联机库->Highlight all occurrences of selected word 重启软件即可使用
2018-04-27 08:54:01
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转载 C/C++中memset函数
透彻分析C/C++中memset函数 在C语言中，经常需要对内存进行操作，里面涉及很多函数，但是memset函数的使用有一点需要大家格外注意，这也是我在做项目时遇到过的一个问题，调试了很久才找出来错误。 函数原型是：void *memset(void *s, int ch, size_t n); 函数功能是：将s所指向的某一块内存中的前n个字节的内容全部设置为ch指定的ASCII...
2018-04-26 17:37:28
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转载 C++——volatile
C/C++ 中的 volatile 关键字和 const 对应，用来修饰变量，通常用于建立语言级别的 memory barrier。这是 BS 在 "The C++ Programming Language" 对 volatile 修饰词的说明：A volatile specifier is a hint to a compiler that an object may change its...
2018-04-25 11:00:08
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转载 C++语法——extern
C/C++中extern关键字详解1 基本解释：extern可以置于变量或者函数前，以标示变量或者函数的定义在别的文件中，提示编译器遇到此变量和函数时在其他模块中寻找其定义。此外extern也可用来进行链接指定。 也就是说extern有两个作用，第一个,当它与"C"一起连用时，如: extern "C" void fun(int a, int b);则告诉编译器在编译fun这个函数名时按...
2018-04-25 10:40:13
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转载 Verilog顶层模块调用底层模块
module uart_top(clk, nreset, rec, send, data); input clk; input nreset; input rec; output send;parameter len = 16;output [len:0]data;uart_rec rec1( //底层模块1.rec(rec),.clk(clk),.nreset(nrese...
2018-04-17 20:35:54
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转载 Xilinx Vivado的使用详细介绍（3）：使用IP核
原文链接。 https://blog.csdn.net/jzj1993/article/details/45533783IP核（IP Core）Vivado中有很多IP核可以直接使用，例如数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。IP核类似编程中的函数库（例如C语言中的printf()函数），可以直接调用，非常方便，大大加快了开发速度。使用Veri...
2018-04-17 18:01:48
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转载 Xilinx Vivado的使用详细介绍（2）：综合、实现、管脚分配、时钟设置、烧写
原文链接。 https://blog.csdn.net/jzj1993/article/details/45533769修改器件型号新建工程时选择过器件型号，如果新建好工程后需要修改型号，可以选择菜单Tools - Project Settings。弹出窗口中，点击Project Device右侧的按钮，即可选择器件型号。综合（Synthesis）综合类似于编程中的编译...
2018-04-17 18:01:36
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转载 Xilinx Vivado的使用详细介绍（1）：创建工程、编写代码、行为仿真、Testbench
原文链接。 https://blog.csdn.net/jzj1993/article/details/45533729新建工程打开Vivado软件，直接在欢迎界面点击Create New Project，或在开始菜单中选择File - New Project即可新建工程。点击Next输入工程名称和路径。选择RTL Project，勾选Do not specify....
2018-04-17 18:01:21
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转载 Testbench基本入门
1 编写testbench目的 编写testbench的主要目的是为了对使用硬件描述语言（HDL）设计的电路进行仿真验证，测试设计电路的功能、部分性能是否与预期的目标相符。编写testbench进行测试的过程如下：1） 产生模拟激励（波形）；2） 将产生的激励加入到被测试模块并观察其输出响应；3） 将输出响应与期望进行比较，从而判断设计的正确性。2 基本的testbench结构...
2018-04-13 16:47:23
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转载 LVDS接口详解
1．LVDS输出接口概述 液晶显示器驱动板输出的数字信号中，除了包括RGB数据信号外，还包括行同步、场同步、像素时钟等信号，其中像素时钟信号的最高频率可超过28MHz。采用TTL接口，数据传输速率不高，传输距离较短，且抗电磁干扰（EMI）能力也比较差，会对RGB数据造成一定的影响；另外，TTL多路数据信号采用排线的方式来传送，整个排线数量达几十路，不但连接不便，而且不适合超薄化的趋势。采
2017-10-16 10:11:52
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转载 I2C总线协议
1.I2C协议2条双向串行线，一条数据线SDA，一条时钟线SCL。 SDA传输数据是大端传输，每次传输8bit，即一字节。 支持多主控(multimastering)，任何时间点只能有一个主控。 总线上每个设备都有自己的一个addr，共7个bit，广播地址全0. 系统中可能有多个同种芯片，为此addr分为固定部分和可编程部份，细节视芯片而定，看datasheet。1.1 I2...
2017-10-12 11:26:32
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转载 SPI详解
1.SPI总线简介 SPI（serial peripheral interface，串行外围设备接口）总线技术是Motorola公司推出的一种同步串行接口。它用于CPU与各种外围器件进行全双工、同步串行通讯。它只需四条线就可以完成MCU与各种外围器件的通讯，这四条线是：串行时钟线（CSK）、主机输入/从机输出数据线（MISO）、主机输出/从机输入数据线（MOSI）、低电平有效从机选择线C
2017-09-29 17:40:09
1960
转载 DDR原理
DDR SDRAM全称为Double Data Rate SDRAM，中文名为“双倍数据流SDRAM”。DDR SDRAM在原有的SDRAM的基础上改进而来。也正因为如此，DDR能够凭借着转产成本优势来打败昔日的对手RDRAM，成为当今的主流。本文只着重讲讲DDR的原理和DDR SDRAM相对于传统SDRAM（又称SDR SDRAM）的不同。 DDR的核心频率、时钟频率和数据传输频
2017-09-21 11:41:56
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转载 Xilinx IP核使用(一)--FIFO
今天在将SRIO的数据存入FIFO后，然后把FIFO中的数据不断送入FFT进行运算时，对于几个控制信号总产生问题。所以单独对FIFO进行了仿真。原来感觉FIFO的几个参数端口一目了然啊，还需要什么深入了解吗，在实验发生问题才知道当时的想法多么幼稚啊。下面对xilixn FIFO核进行下简单说明，配上仿真时序图和源代码，描述的还是比较清晰的。希望对和我一样刚接触FPGA不久的同学能有一点点帮助^...
2017-09-19 17:41:15
2651
转载 VHDL语法简单总结
一个VHDL程序代码包含实体（entity）、结构体（architecture）、配置（configuration）、程序包（package）、库（library）等。 一、 数据类型1.用户自定义数据类型使用关键字TYPE，例如：TYPE my_integer IS RANGE -32 TO 32;–用户自定义的整数类型的子
2017-09-13 17:31:34
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转载 Xilinx Zynq器件要点（2）
转自：https://blog.csdn.net/haoxingheng/article/details/419207071.3 互连接口 PS 对外的互联接口包括： 四个 64bit 高速 AXI_HP Slave 接口，最高时钟为 150MHz； 两个 32bit 低速 AXI_GP Slave 接口和两个 32bit AXI_GP Master 接口； ...
2017-09-07 09:41:12
1544
转载 Xilinx Zynq器件要点（1）
转自：https://blog.csdn.net/haoxingheng/article/details/41920707目前Xilinx zynq器件刮起了一阵SoC风，正在全国如火如荼的推行。Zynq-7000 系列处理基于 Xilinx 的可扩展处理平台 Extensible ProcessingPlatform，EPP）结构，该结构在单芯片内集成了基于具有丰富特点的双核 ARMCort...
2017-09-07 09:39:59
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转载 GPIO Product Guide笔记（Xilinx）
GPIO是通用并行IO接口的简称。他将总线信号转化为IO设备要求的信号类型，实现地址译码输出数据，锁定输入数据缓冲的功能。GPIO控制器的基本结构如图1所示。 总线接口模块实现地址译码，并将特定总线信号转化为内部总线；中断逻辑模块，根据中断控制以及中断产生条件产生中断请求信号。输入/输出控制模块将内部总线信号转化为基本的输入/输出引线，并实现输出数据锁定,输入数据暂存的功能。图
2017-09-05 17:24:42
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转载 Xilinx SDK 初学之–API函数笔记(GPIO函数)
xgpio函数1、int XGpio_Initialize(XGpio * InstancePtr, u16 DeviceId)名称代码解释函数名XGpio_Initialize初始化GPIO参数1XGpio * InstancePtr指向GPIO实例的指针参数2
2017-09-05 17:23:09
5953
1
转载 GPIO原理
General Purpose Input Output （通用输入/输出）简称为GPIO,中文意思为通用IO口，很多简单控制开关的设备只需要开关两种状态就可以来了，用传统的串口显得复杂，所以嵌入式微处理器通常用IO口即可。本文主要介绍Zynq的GPIO基本原理和相关寄存器配置。1.GPxCON寄存器GPxCON为控制寄存器，GPxCON寄存器每一位对应一个引脚。当某位设置为0
2017-09-05 14:35:06
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